12.verilog SV 加减乘除四舍五入问题总结

最新推荐文章于 2022-04-28 22:11:22 发布
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分类专栏： verilog 文章标签： verilog systemverilog 取整
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对于int型的数据 正常打印时就会进行四舍五入。

对于加减乘除：只要有小数（等式左边有小数出现）就会对结果进行四舍五入。

如果等式左边是表达式那么除以1.0不会对结果进行四舍五入。而是直接将小数部分舍弃。而乘以1.0可以正常进行四舍五入计算。

对于除法 如果除数和被除数都是整数则结果舍弃小数部分。

所以要想对数据进行四舍五入，就在等式左边乘以1.0即可。

2019.06.12更新

发现在乘以1.0的时候最好把1.0放在等式左边最前面，放最后面不能成功。具体编译器怎么弄的不太明白……

 

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