PLLE2_ADV 的调试

最新推荐文章于 2023-07-16 20:19:12 发布

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分类专栏： xilinx

本文链接：https://blog.csdn.net/angelbosj/article/details/52073812

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本文介绍如何利用PLLE2_ADV模块灵活改变视频输出的时钟频率和相位，以适应不同分辨率的需求。通过调整S1_CLKFBOUT_MULT、S1_DIVCLK_DIVIDE和S1_CLKOUT0_DIVIDE的值，可以实现如148.5MHz或85.5MHz等不同输出频率。根据公式(output_clk = (S1_CLKFBOUT_MULT * input_clk) / (S1_DIVCLK_DIVIDE * S1_CLKOUT0_DIVIDE))进行配置，并提供了一个testbench实例。

摘要由CSDN通过智能技术生成

由于项目上需要改变视频的输出分辨率，需要改变输出的时钟的频率和相位。PLLE2_ADV可以满足要求。这样就可以随时改变输出分辨率 148.5Mhz 或者 85.5Mhz。

在参考设计上，需要改动地方不是很多。参考设计主要提供了两种输出时钟的改变方式。我们只要改变 S1_CLKFBOUT_MULT、S1_DIVCLK_DIVIDE、S1_CLKOUT0_DIVIDE这几个值。这样大体可以满足要求。

output_clk = (S1_CLKFBOUT_MULT * input_clk）/(S1_DIVCLK_DIVIDE * S1_CLKOUT0_DIVIDE ).只要按这个公式来修改就可以。

eg: input_clk = 45mhz.

148.5mhz = （33 x 45mhz）/ (2 x 5 ).

我把自己的testbench 贴出来。希望对大家有所帮助。

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//    
//    Company:          Xilinx
//    Engineer:         Jim Tatsukawa, Karl Kurbjun and Carl Ribbing
//    Date:             7/30/2014
//    Design Name:      PLLE2 DRP
//    Module Name:      top_plle2_tb.v
//    Version:          1.03
//    Target Devices:   7 Series
//    Tool versions:    2014.3
//    Description:      This is a basic demonstration that drives the MMCM_DRP 
//                      ports to trigger two reconfiguration events, one for 
//                      each state.
// 
//    Disclaimer:  XILINX IS PROVIDING THIS DESIGN, CODE, OR
//                 INFORMATION "AS IS" SOLELY FOR USE IN DEVELOPING
//                 PROGRAMS AND SOLUTIONS FOR XILINX DEVICES.  BY
//                 PROVIDING THIS DESIGN, CODE, OR I