Altera的异步FIFO学习心得

相关文章：
1.Altera的单时钟同步FIFO，带almost_empty和almost_full端口https://blog.csdn.net/qq_39485231/article/details/105345164
2.Altera的单时钟同步FIFO，带empty和full端口https://blog.csdn.net/qq_39485231/article/details/105351146
3.Altera的异步FIFO，读写用同频不同相时钟https://blog.csdn.net/qq_39485231/article/details/105352597
4.Altera的异步FIFO学习心得https://blog.csdn.net/qq_39485231/article/details/105364241

程序

对于异步FIFO读写时钟频率不同时的程序可以参考我的另外一篇文章: Altera的异步FIFO，读写用同频不同相时钟
只需要修改一下PLL的输出时钟频率和顶层的端口连接即可。

心得

通过对异步FIFO在读写时钟同频不同相、读时钟快于写时钟、读时钟慢于写时钟的程序仿真，我发现要想不让FIFO出现数据没成功写入和读出无效数据的情况。可以用以下方法：

1. 开始读FIFO时刻用rdusedw控制，停止读FIFO时刻用rdusedw控制，在rd_clk时钟域下,去看rdusedw是否满足条件。
2. 开始写FIFO时刻用wrusedw控制，停止写FIFO时刻用wrusedw控制，在wr_clk时钟域下,去看wrusedw是否满足条件。
3. 在wr_clk时钟域，根据wrusedw控制wrreq。
4. 在rd_clk时钟域，根据rdusedw控制rdreq。
5. 无论同步还是异步FIFO都不要用它的xxempty和xxfull端口来作控制信号，但同步FIFO中可以用almost_empty和almost_full。
6. 在用xxusedw作为控制信号时，无论读写频率相差多少倍，裕值留10个数据深度就够了。