verilog综合编译后出现占用逻辑资源为0的情况

在编译过后出现，

资源占用量为0，通过查看RTL Viewer（Tools->Netlist Viewers），发现有模块与模块之间有一个引脚没有连接起来。后来连接后，逻辑资源占用正常，程序运行也正确。太粗心了。

修改后的框图

可以看到U0模块的RESR_signalZ信号与U1的RESR_signalZ信号线连接在一起了。