FPGA程序编译后逻辑单元数为0

最新推荐文章于 2024-04-02 10:53:45 发布

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原文链接：http://www.cnblogs.com/xia-weiwen/p/11363200.html

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FPGA项目编译后发现逻辑单元数为0，这可能是因为顶层模块缺少有效输出或代码存在优化情况。问题可能源于输出未赋值、子模块输出问题等。解决方法包括检查代码，确保顶层模块有有效的输出，避免因编程错误导致的恒定输出，从而使得编译器优化掉逻辑单元。

摘要由CSDN通过智能技术生成

FPGA代码写完后编译不报错，但是显示使用的逻辑单元数（Total logic elements）为0。当然程序也不工作。
我用的是Intel Altera FPGA，verilog语言，在Quartus下开发。

顶层模块没有有效的输出。或者输出非常简单，无需逻辑单元。而这往往不是你的真实意图，说明代码有问题。
例如输出没有赋值，或者输出连接着子模块的输出，但是子模块的输出出现问题。

如果没有正确地设置顶层模块的输出，或者输出非常简单。则编译时被优化，认为模块无输出，或者输出无需逻辑单元。
举例1：
简单输出，或输出端口未连接

module test
(
input clk,
input rst,
output out1,
output out2,
output out3
);

assign out1 = clk;
assign out2 = ~clk;

endmodule

out1直接将时钟信号输出，未做任何处理；out2将时钟信号反相输出，只需要一个非门，不需要逻辑单元；而out3没有任何处理。
因此上述代码编译得到的逻辑单元数为0。

举例2：
由于程序错误，导致输出始终不变。

module test
(
input clk,
input

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