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原创 C文件包含处理

mian函数中用到多个函数调用,f1,f2。最开始的做法是,将f1,f2 都放置在main.c文件的后面,现把 f1,f2 放在各自的源程序下 f1.c ,f2.c   通过头文件的方式,将 f1.c ,f2.c 和main.c联合起来,或者生成 f1.h ,f2.h 方式方法1: //编译成功home.cpp  //主函数#include #include "function.h

2013-09-11 18:29:56 661

原创 在没有安装VC软件的电脑上也可以执行的exe文件

将Release\sumx.exe文件拷出来就可以用: 在菜单栏上的Build--->Set Active Configration-->Win32 Release,即发行版,这样编译后的程序就能上其它机器上用了,当然前提是你没有用于特殊的库,另一个是在project的Setting里设置,把Microsoft Foundation Class 设置为Use MFC in static

2013-09-06 11:44:56 2674

原创 modelsim 仿真中的问题集

1.always #4 ov_pclk=~ov_pclk;initial begin      rst_n=0;           ov_hs=0;                    #20       rst_n=1;  end  always @(posedge ov_hs)  begin  # 15 ov_vs=0;  # 185 ov_vs

2013-09-04 16:04:04 702

原创 fpga分配引脚

1.quartus -- assignment --device---deviceand pin options 中相关内容    1)voltage 电压,按要求选择    2) unused pin ----as input tri_stated    3) 遇到过这种错误:Error (176310): Can't place multiple pins assigned to

2013-09-04 15:59:03 5379

原创 PLL

.调用PLL  IP时要注意两点,一: 仿真时钟要与设置的时钟输入一致,      二:复位位低电平有效,一直为低即可。           锁相环输出引脚是可以随便设的,并不是起初我想的那样,必须是PLL中类似某一引脚           锁相环的输入必须是时钟引脚,(随便那个CLK 标注的引脚都可以,引脚  配 置错误,我看原理图是91引脚结果错误,PCB板90号引脚正确。还是

2013-09-04 15:55:21 823

原创 BSF BDF

在绘图中,总是自动生成BSF文件,最后一步点击保存,默认为BDF格式软件有一个BUG,比如,我调用IP生成一个PLL ,如果在总的BDF文件中包含PLL,则没有问题,如果在总的BDF文件中没有特意列出PLL 文件,则下一次打开总是提示打不开PLL,没有该文件,平时我们先写代码,在生成的文件就是BSF文件,一个个小的BSF 文件拼接生成BDF文件, 所以,有一个办法解决了这里的PLL 问题,就是,先

2013-09-04 15:53:23 2172

原创 LCELL

要应用LCELL Buffer而不让它被综合工具或者布线工具删除,需要进行以下设置:在QuartusII的"分析&综合"设置的more setting中,有以下2个选项,需要关闭:(1)Removes redundant Logic Cells   (off)(2)ignore LCELL Buffer  (off)在fitter more setting中的这2个选项打开: (在

2013-09-04 15:53:03 3526

原创 示波器

measure:波形相关数据查看,常用的下拉菜单:测量选择用于CHX(选择通道),清除量值----清除后按测量选择用于CHX即可退出删除界面, 指示器关(退出测量选择界面)  示波器中,一大格格中有五小格,其中,一大格的刻度,在中心线的旁边有“M xxns ” 的字样,这就是一大格的刻度,旋转水平方向的scale可以改变其值(刚开始数小格子还是看最下面那个刻度,没必要,每一行上面都有小

2013-09-04 15:50:54 2066

原创 串并并串转换

1.串并转换:核心: reg data_c;  reg [7:0]  data_p;       data_reg ={data_reg[ 6:0], data_c};             再额外添加一个计数器,当完成完整的8位以为之后,将 data_              注意:                 reg [3:0]data_c;   reg [7:0]

2013-09-04 15:49:12 4139

原创 安装软件集

QUARTUS  安装   1.quartus 12.0有三个安装文件,先安装quartus windows(32bit和64bit的一块装,nios也要装),然后再安装两个器件库   2. 安装每个文件时,刚开始都会提示要不要生成report,选择NO,  安装结束时,提示要不要保存安装时的临时文件--temporary  选择NO   3.注意安装路径,把所有的安装文件都放在同一目

2013-09-04 15:48:14 1153

原创 matlab读取文件和保存文件

1、 读取图片        a=imread('F:\领步\标注图11\西电\110kV三通连接处\三通连接处连接不到位.BMP');        显示图片        a=a(:,:,1);  %%彩色图片显示一维        figure,imshow(a);        title('显示图片');        impixelinfo;2.  读取tx

2013-09-04 11:04:04 2119

sata_control.pdf

Design of an Open-Source Sata Core for Virtex-4 FPGAs ,搭配本人博客中博文SATA控制器学习资料整理 有理解说明

2020-05-27

ddr_ctrl.v

DDR控制代码,直接调用DDR IP核,没有AXI接口。代码写数据,然后再读出,校验读写数据是否一致。

2020-03-30

Aurora 8B 10B IP 核发送模块代码

Aurora 发送代码,这个模块核在共享逻辑 ,只需要输入参考时钟 复位等信号即可

2019-06-18

ddr_ctrl.v

DDR 简单的控制代码。只要复位输入正确,系统复位先高后低,就可以实现DDR读写。如果DDR配置成功则复位完成(从高到低),时钟锁存,初始化完成。如果这些都配置完成了,DDR还是不对,那很大原因就是参数配置和状态机跳转不对

2019-06-05

XHDLrj-VHDL-to-verilog.rar

只要代码中没有中文注释,没有乱码就可以翻译。个别翻译转换不了的会有提示,自己对应更改即可。再也不用担心自己看不懂VHDL 了。

2019-06-05

802.11a中文协议

802.11a中文官方协议,里面包括传输标准,数据帧格式,每一步数据处理的结果(如扰码、交织、插入导频、ifft变换等)

2015-10-30

88E1111英文手册

以太网交换机,88E111的详细描述,包含寄存器配置,传输时序图等

2013-09-06

88E6095文档

88E6095以太网交换机的英文文档,描述详细,值得一看

2012-11-16

sccb总线控制英文资料

OmniVision公司的SCCB总线控制文献,各个时序描述很详细

2012-11-16

ov_control

ov7620摄像头控制程序verilog代码,用href,vsync控制数据传输,在signaltap下图像采集10行数据,已验证能够显示出图片

2012-09-08

RS23接口控制verilog代码

RS23接口控制verilog代码,8数据位,奇校验,1个停止位,在signaltap下仿真成功

2012-09-08

ov7620资料

对引脚说明,寄存器控制和SCCB协议及曝光控制时序图有详细介绍

2012-08-02

空空如也

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