关闭

说说进程与线程的区别与联系

这问题,估计计算机专业的同学在找研发等工作的时候都会遇到过。前几天某老牌软件厂商的电话面试就提到了这一经典问题,今天招聘会上又有不少同学说在面试的时候被问到这点。在这里我就起个头,大家有啥想法意见等都欢迎回帖交流。     要了解二者的区别与联系,首先得对进程与线程有一个宏观上的了解。     进程,是并发执行的程序在执行过程中分配和管理资源的基本单位,是一个动态概念,竟争计算机系统资源的基本...
阅读(47) 评论(0)

SPI 的主模式和从模式

主机写 从机读    主机读 从机写         数据输出是将数据送到那两根线上,         数据采样是将数据从总线上读取到主从机中。 以下内容来源于《51单片机轻松入门—基于STC15W4K系列》第5章 第5章SPI通信 5.1SPI总线数据传输格式 5.1.1 接口定义 SPI是高速、全双向、同步、四线或三线制串行外围设备接口,采用主从模式结构,支持多从机...
阅读(70) 评论(0)

C6678->SRIO和FPGA的通信

设计的板子到了SRIO调试阶段了,在板子上,一片V6和两片6678通过4XSRIO互联,中间没有Switch,总算搞定了相互之间的通信。   首先,感谢Ti论坛提供的SRIO程序范例,但是其硬件平台是EVM板,更多的只能用于loopback测试,但是可以在其基础上修改。 1.初始化DSP的SRIO,主要是对SerDes进行配置,然后是Lane和Speed的配置,最后需要等待FPGA的LinK建...
阅读(90) 评论(0)

Vivado防止信号被综合掉的三种方法

1、 信号前面将keep  hierarchy选择YES ,或者选择soft(在综合时保持层次),这样有利于你从模块中找到你想抓取的信号和信号名不被更改。 2、  信号前面使用 (* KEEP = “{TRUE|FALSE |SOFT}” *),可以防止信号被综合掉,但是无法防止在布局布线的时候优化掉 3、 信号前面使用(* DONT_TOUCH= “{TRUE|FALS...
阅读(239) 评论(0)

vivado的综合与实现策略怎样设置

问题: 1、vivado的综合与实现策略较ISE减少了许多选项,个人感觉无法正确控制综合和实现的结果,综合后大量信号都被优化掉或被改名,严重降低了调试效率,请教高手如何解决?能否全面设置综合与实现策略?   2、vivado的调试工具个人感觉不如ISE+chipscope好用,界面差,数据也无法导出分析;请教高手有没好的办法?   3、HLS能否与ISE接口,即IP调用? ...
阅读(84) 评论(0)

Vivado中debug用法

Vivado和ISE相比ChipScope已经大幅改变,很多人都不习惯。在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vivado中如何使用debug工具。 Debug分为3个阶段: 1. 探测信号:在设计中标志想要查看的信号 2. 布局布线:给包含了debug IP的设计布局布线 3. 分析:上板看信号 一 探测信号 探测信号有2种方...
阅读(160) 评论(0)

如何防止ISE综合时信号不被优化掉

我在XST综合时,未接输出端口的寄存器被优化掉了, 如何防止ISE综合时你想抓取的信号不被优化掉: 1.右键synthesis,在综合选项里将keep  hierarchy选择YES ,或者选择soft(在综合时保持层次,在实现时有利用ISE软件自动进行优化),这样有利于你从模块中找到你想抓取的信号和信号名不被更改。 2.在Constraints Guid...
阅读(103) 评论(0)

FPGA跨时钟域设计的一点总结

1. 亚稳态的概念说明 是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 在同步系统中,如果触发器的setup time / hold time不满足...
阅读(167) 评论(0)

FPGA跨时钟域处理的三大方法

跨时钟域处理是FPGA设计中经常遇到的问题,而如何处理好跨时钟域间的数据,可以说是每个FPGA初学者的必修课。如果是还在校的本科生,跨时钟域处理也是面试中经常常被问到的一个问题。 在本篇文章中,主要介绍3种跨时钟域处理的方法,这3种方法可以说是FPGA界最常用也最实用的方法,这三种方法包含了单bit和多bit数据的跨时钟域处理,学会这3招之后,对于FPGA相关的跨时钟域数据处理便可以手到擒来。 ...
阅读(156) 评论(0)

Vivado下几条 Verilog 综合规则

下面的经验在vivado的RTL级综合验证: 总体原则:操作要与输出信号相关,不相关的全部视为无用信号,综合成电路是被综合掉。 1,always过程中 中间变量自己给自己赋值的操作,在综合出来的电路中会被忽略掉, 因为对电路的输出没有意义。 2,输入信号赋值给中间变量, 但是没有跟输出相关,被综合掉。 3,中间变量赋给常量值,在综合时会根据位值 直接连接对应位D触发器的se...
阅读(50) 评论(0)

如何阅读 Vivado中的Timing Report

《XDC约束技巧》系列中讨论了XDC约束的设置方法、约束思路和一些容易混淆的地方。我们提到过 约束是为了设计服务,写入Vivado中的XDC实际上就是用户设定的目标 ,Vivado对FPGA设计的实现过程必须以满足XDC中的约束为目标来进行。那么: 如何验证实现后的设计有没有满足时序要求?如何在开始布局布线前判断某些约束有没有成功设置?如何验证约束的优先级? 这些都需要用到Vivado中的...
阅读(168) 评论(0)

点击Vivado的安装程序exe无法安装的解决办法

在Windows操作系统上,在安装Vivado的时候会遇到双击xsetup.exe没有反应的情况,即使是用管理员权限再加上设置兼容模式也没有任何效果,且此问题有可能在多个版本上都存在,包括最新的2016.02。 打开解压后的Vivado安装包的bin目录下,可以看到xsetup.exe本质上是调用xsetup.bat (个别版本是xsetup2.bat)这个批处理文件。 接下来我们可以尝试用管...
阅读(210) 评论(0)

简介nandflash、norflash、ram、sram、dram、rom、eeprom、flash的区别

1、nandflash     Nandflash是IO设备,数据、地址、控制线都是共用的,需要软件区控制读取时序, 所以不能像nor flash、内存一样随机访问,不能EIP(片上运行),因此不能直接作为boot。     S3C2440把Bootloader烧到nand flash上启动,因为在S3C2440里有一个内置的SRAM, 叫做stepping stone(垫脚石,很形象...
阅读(69) 评论(0)

下载到FPGA内的文件格式

有bit、mcs、bin,三种用法不同 bit主要是下载后直接调试,重新上电需再次烧写 mcs是flash加载,下载完成后需重新上电且不必再次烧写,bin是内核加载 一般都是默认生成的bit文件,bin文件生成是在ISE里property里勾选的 mcs则是由下载工具生成的。 大家好! 我最近需要实现一项FPGA在线升级的功能,具体功能叙述如下:环境:器件是sparta...
阅读(94) 评论(0)

mcs的文件格式

Description The iMPACT software can be used to generate the followingPROM file formats: ·      IntelMCS-86 Hexadecimal Object (.mcs) ·      Motorola EXORmacs (.exo) ·      Tektronix HEX (.tek) He...
阅读(136) 评论(0)
430条 共29页1 2 3 4 5 ... 下一页 尾页
    个人资料
    • 访问:334881次
    • 积分:4571
    • 等级:
    • 排名:第6723名
    • 原创:69篇
    • 转载:361篇
    • 译文:1篇
    • 评论:18条
    博客专栏
    最新评论