verilog中哪些是并发执行？哪些是顺序执行？

最新推荐文章于 2024-07-27 17:51:01 发布

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文章标签： fpga开发

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在Verilog中，代码的执行模型是并发的，但具体到某些语句和构造，它们的执行方式可以看作是并发或顺序的。以下是关于Verilog中并发执行和顺序执行的一些关键点：

always块：在Verilog中，always块是描述并发执行的主要构造。always块可以基于不同的事件（如时钟上升沿、下降沿、信号变化等）来触发。当事件发生时，always块中的代码会被执行，但多个always块之间的执行顺序是不确定的。

例如：
```
always @(posedge clk) begin
    // 时钟上升沿触发的代码，并发执行
end

always @(*) begin
    // 任何时候输入信号变化都会触发，也是并发执行
end
```
并行赋值：在always块内部，非阻塞赋值（<=）是并行执行的。这意味着在always块中的所有非阻塞赋值语句会同时被评估，但变量的更新会在always块结束时才发生。

例如：
```
always @(posedge clk) begin
    a <= b;
    c <= d;
    // a和c的更新是并行的，但它们在时钟上升沿后的某个时间点同时更新
end
```
SystemVerilog中的并发语句：SystemVerilog是Verilog的一个超集，它提供了更强大的并发执行语句，如fork...join、fork...join_any和fork...join_none。这些语句允许更细粒度的并发控制。

阻塞赋值：在always块中，阻塞赋值（=）是顺序执行的。当一个阻塞赋值语句执行时，它会先计算右侧的值，然后将该值赋给左侧的变量，然后才会执行always块中的下一条语句。

例如：
```
always begin
    a = b; // 阻塞赋值，先执行这个，然后才是下面的c=d
    c = d;
end
```
初始化块：initial块中的代码是按顺序执行的，通常用于仿真测试的初始化。但需要注意的是，initial块本身在多个实例之间是并发执行的。
顺序块：在Verilog中，使用begin...end定义的顺序块（即使它位于always块内部）在某种程度上也是顺序执行的，但这并不意味着整个begin...end块作为一个整体与其他always块并发执行。块内的语句会按照它们在代码中的顺序执行。

总结来说，Verilog的并发执行主要体现在always块和非阻塞赋值上，而顺序执行则与阻塞赋值和initial块等相关。但需要注意的是，Verilog的并发性是基于模拟级别的，即多个always块在同一时间步内并行执行，但实际的硬件实现可能会根据FPGA或ASIC的具体架构有所不同。