在项目运行的过程中,如果存在时序违例,有两种情况出现,第一种是建立时间违例,第二种是时间违例。建立时间违例的发生会导致数据没有充足的时间在上升沿到来之前做好准备,从而可能导致采集到的数据不正确。
1.如果存在建立时序违例,可以如何修复?
建立时间违例的发生,会导致数据没有充足的时间在时钟上升沿到来之前做好准备,从而可能导致采集到的数据不正确。建立时间违例的修复方法有以下2种:
(1)改用速度更快的器件,降低触发器时钟边沿到数据输出端的响应时间,以增大留给建立时间的时间余量。
(2)缩短电路中的逻辑。如果在电路中2级D触发器之间的组合逻辑电路逻辑深度过深或者逻辑过长,可以考虑分步进行,将一段长的逻辑分成两个或者多个步骤分别实现,以减小每个时钟周期内Tp-logic逻辑运算时间,从而增大留给建立时间的时间余量。保持时间违例的发生,会导致前一个周期的数据尚未打入后一级电路就被冲掉。
2.如果存在保持时间违例,可以如何修复?
保持时间违例的修复方法有以下4种:
- 改用速度慢一些的器件,增加器件响应时间,从而增大Tcg时间,以增大留给保持时间的时间余量。
- 加长2级D触发器中组合逻辑电路中的逻辑,加长逻辑运算时间Tp-logic。以增大留给保持时间的时间余量。
成电少年学紧扣时代发展脉搏,借力国家政策驱动,潜心耕表坛集成电路产业人才培养,通过与高校产教融合协同育人,共同培养集成电路产业高质量人才,夯筑国家集成电路产业人才根基。聚焦集成电路产业和信息产业生态建设,奋力打造数字经济与传统产业深度融合新高地,为新一转轮科技创新添加新动能,致力于树立百年教育品牌为目标,擎起产教行业脊梁。
成电少年学课程介绍:
课程特色:
1、面向0基础学员;
2、课程体系框架明确;
3、理论与实操结合,添加各种实操项目的同时,增加了大量的理论知识。
教学特色:
1、讲师+助教+班导师+大咖分享四维一体教学;
2、翻转课堂、工程案例引导式教学;
3、3+1考试制度(每月3次周考+1次月考);
4、全日制教学,9:00-11:45;14:00-17:30;18:30-20:00。
适用人群:
·计划从事FPGA工程师相关的在校大学生或教师;
·计划实现高薪阶梯跨越的在职人员以及跨行业的在职人员;
·对FPGA想要深入学习的FPGA工程师;
·想尝试毕业后在集成电路行业发展的大一、大二、大三、大四在校生以及在校研究生;
就业班学员持续招募中,期待你的加入,实现向高薪行业跨越的目标~~