FPGA面试题【时序不过怎么办】

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时序不过怎么办？

核心思路

总结下来大概有如下原因：

1、 时钟频率过高
2、 资源利用率过大
3、 逻辑级数过大
4、 扇出过大
5、 资源拥塞
等这些情况。下面说说解决方法：

 

答案

1：如果设计验证和测试已经接近尾声，偶尔进行小改可能出现几条时序违例的情况
这个时候就不建议通过修改代码来进行优化了，首先在设计验证和测试几乎完成的情况下，证明你这套逻辑已经经过了层层考验，不会出什么问题。如果这个时候还通过改功能模块来优化时序有可能引入新的不确定因素，还得花很多时间来验证才行。
在这个时候一般的做法是多开几个策略来进