64.DDR3读写控制器的设计与验证（1）（MIG IP核的配置）

（1）DRAM-动态随机存储器，SDRAM-同步动态随机存储器

DDR3 SDRAM- 第三代双倍速率同步动态随机存储器

• 双倍速率指的是时钟上升沿和下降沿都可以传输数据。
• 同步指的是数据写入或读取时，是按时钟同步的。
• 动态指的是硬件使用电容去存储电荷，来实现数据的存储。
• 随机指的是可以根据地址进行任意的读取和写入数据。

（2）我们将 DDR3 SDRAM 内部存储阵列类比于一张表格，表格中的每一个单元格可以类比为存储阵列的单个存储单元。存储阵列N = 行地址（R）*  列地址（C）， 这个存储阵列我们称之为一个逻辑Bank。

（3）升腾A7使用的DDR3芯片是镁光（micron）的MT41K256M16           -32Meg * 16 * 8banks

行地址  32K（A[14:0]）、列地址  1K（A[9:0]）、每一个存储单元存储2字节地址（16bit）

Bank地址 8（A[2:0]）

（4）总存储容量（bit）= L-BANK存储单元数 * 数据位宽 * L-BANK个数，以MT41K256M16芯片为例，总容量= 2^15 * 2^10 * 16 * 8 = 4 G bit

（5）MIG IP核的配置

（6）AXI接口概述

        AXI的英文全称为“Advancede Xtensible Interface”，即高级可拓展接口，它是由ARM公司所提出的AMBA（高级微处理器总线框架）协议的一部分，之所以要采用AXI4接口对DDR进行读写是因为Xilinx的MIG DDR IP核，无论是6系列、7系列还是更新的FPGA，都集成了AXI4接口，采用AXI4接口进行读写，后续可以兼容Xilinx的其他FPGA，可复用性更强。

        AXI协议是一种高性能、高带宽、低延迟的片内总线，有如下特点：

• 总线地址/控制和数据通道是分离的。（写地址通道，写数据通道，写响应通道，读地址通道，读数据通道）
• 支持不对齐的传输
• 支持突发传输，突发传输过程中只需要首地址
• 支持显著传输访问和乱序访问
• 更加容易进行时序收敛

        AXI协议支持有三种类型，分别是：

1.AXI4：高性能的存储映射接口

2.AXI4_Lite:用于数据量少的存储映射通信

3.AXI4_Stream：高数据流的一个传输，非存储映射接口

（6）设计目标：设计一个AXI4接口的DDR3读写控制器驱动

• 整体设计框图：

• MIG IP核配置过程：