Chapter 13-14 Clocked Circuits, Dynamic Logic Gates

# Chapter 13 Clocked Circuits

## The CMOS TG

$$
t_{PHL}=t_{PLH}=0.7(R_n\parallel R_p)C_{load}
$$

## Application of the Transmission Gate

**Path Selector**

相当于MUX, 多路选一路, 如果是模拟信号, 可以用TG或者NMOS就行了

**Static Gates**


## Latches and Flip-Flops

**Basic Latches**

SR Latch using NAND 


**SR Latch using NOR (更常见)**

其实我个人是不喜欢RS latch的, 不是特别直观, 还得去查真值表, 我喜欢D-Latch! 但是架不住NOR SR latch简单, 使用器件少, 还是大量人用NOR的RS latch, 记住,上面是Set (制 high), 下面是Reset (制 Low), Q在下面, Qbar在上面, 00就是保持上个状态, 11也可以, 就是输出全为0.


**An Arbiter**


把NAND SR Latch的输出作为inverter的输入和power supply, 就做成了aribiter. 

I**n1和In2 谁先为高, out1或者out2就为高 (只能有一个能为高)**. Arbiter用来判断哪一个input comes first很有用

### Flip-Flops and Flow-through Latches


也就是D-Latch比较常用, 在Clock rising edge检测输入input D信号, 然后传给Output, 并保持. 直到下一个Clock的rising edege


输入D需要 $t_s$ (setup time) before Clock来临, 也需要保持 $t_{h}$ (hold time) after Clock到位

# Chapter 14 Dynamic Logic Gates

Nonoverlapping clock generation circuits


Precharge-Evaluate (PE) Logic 


phi = 0, M5 on, output = VDD. phi=1, 开始判断输入信号逻辑

Domino Logic gate就是在串联PE时, 在输出加入inverter, 防止glitch



# Chapter 15 CMOS Layout Example

这一章主要列举了各种standard Cell的layout画法, 如何多快好省的画layout