You are given a module my_dff with two inputs and one output (that implements a D flip-flop). Instantiate three of them, then chain them together to make a shift register of length 3. The clk port needs to be connected to all instances.
The module provided to you is: module my_dff ( input clk, input d, output q );
您得到了一个具有两个输入和一个输出的模块my_dff(它实现了一个D触发器)。实例化其中的三个,然后将它们链接在一起,形成长度为3的移位寄存器。clk端口需要连接到所有实例。
提供给您的模块是:模块my_dff(输入clk,输入d,输出q);
这个只要记住例化的方法其实很简单,就是把模块例化三次,然后连上线就可以了。
注意每个例化模块的名字要不一样
中间将信号连起来的时候要声明两个wire型的信号,用于中间的连线
module top_module ( input clk, input d, output q );
wire dff1t2;
wire dff2t3;
my_dff my_dff_1(
.clk(clk),
.d(d),
.q(dff1t2)
);
my_dff my_dff_2(
.clk(clk),
.d(dff1t2),
.q(dff2t3)
);
my_dff my_dff_3(
.clk(clk),
.d(dff2t3),
.q(q)
);
endmodule