高速PCB设计规范推荐

高速PCB设计规范推荐

参考链接：https://www.protoexpress.com/blog/best-high-speed-pcb-routing-practices/

其余经验总结

serders的in与out之间距离约为4倍线距。in与in，out与out之间3倍线距以上，最好在各个serders之间打上过地孔。
绘制原理图时，在电源处写明电流大小，以便后续最大可承载电流的计算，同时也可以作为PCB中打孔数量的参考。
注意差分线的阻抗。
就近接地孔。

高速信号线平面层的规划

根据经验来说，信号线的下方存在一个公共的接地层是最好的。通常来说，为达到最佳的效果，设计人员会设计一个至少4层的PCB，分别是TOP层，BOTTOM层，PWR层和GND层。四层的PCB可以将其中的内层之一用于完整的接地层，接地层应该是一片铜片，覆盖一整个区域，这样可以确保PCB中任意两个接地点的阻抗最小，接地层不应该被布线等痕迹而中断。
将最接近接地层的外层用于安装所有高速元件，如使用微带线或者共面波导的RF元件，另外一侧用于安装不太重要的部件，第二内层用于电源层，电源层应尽可能大以减小阻抗。
但是在低成本的情况下，双层PCB板是较为常用的选择。在双层的情况下，需要再同一区域的PCB两侧布线时，要保证良好的接地层，唯一的解决方案是在走线两侧实现接地层，这些走线用过大量的过孔互联，如下图所示。
在文章The Darker Side-RF and High-Speed PCB中：当顶层和底层共享接地层情况下，双层PCB的设计就变得比较复杂。设计人员应该确保在关键的部分下面，至少有一个完整的接地层。顶层尽可能多地布线，底层尽量较少，同时需要大量的通孔来连接顶层和底层的接地。最重要的是，在两层板中，走线不应该在另一侧的高速走线相交叉。
另外，将逻辑和模拟元件通过一个点进行隔离，可以降低通过接地层的噪声。然而，要实现这样的设计是具有挑战性的，因为这需要两个区域之间的走线都通过互联点来实现。如果不遵循该规则，便会出现等效天线的效果，其将发送或接收杂散信号，只要组件的放置足够，就可以使用完整的单一地，而不是分割地。
通常来说，除非有特定的需求，例如降低ESD风险和降低模拟接地噪声，否则应避免使用分离接地层。

通过在网格中放置过孔来避免热点

信号通孔在电源层和接地层中产生空隙，过孔的不正的位置会产生电流密度增加的平面区域，这些区域被称为热点。必须避免这些热点，最好的解决方案是下图所示的过孔放置方法，在过孔之间留出足够的空间供电源层通过。根据经验法则，尽可能将过孔间隔15mils。

高速信号线布线时，要保持135°

在布高速信号线时，弯曲应保持最小，如果需要弯曲时，则应选择135°的弯曲，而不是90°。在弯曲为90°时，无法保证PCB蚀刻的顺利性。另外，高速信号的锋利的边缘会等效成天线的作用。
为了实现等长党的目标，有时需要进行蛇形的走线，如图所示。同一走线中相邻铜之间必须保持4倍于走线宽度的最小距离。弯曲的每一段应为走线宽度的1.5倍。一般来说DRC检查并不会检查这一部分。

增加经过窄处两侧的信号线间距，避免串扰

走线之间应该保持最小距离，以减小信号之间的串扰。串扰水平取决于两条走线之间的长度和距离，在一些区域中，走线会因为间距的问题而变得很近。这种情况下，在该紧张区域意外的信号之间的距离应该增加，即使满足最低要求的情况下，也应该进一步增加一点间距。

通过绕线来避免走线之间的长短，以保证信号的完整性

长短截线可以充当天线，并因此会增加EMC标准的问题。短截线还可能产生对信号完整性产生负面影响的反射。高速信号上的上拉和下拉电阻是常见的短截线的来源。如果需要用到此类电阻，则可以将信号进行绕线。（ADC、DAC信号线串联的电阻电容也可以参考该情况放置。）

请勿在差分对之间放置任何元件和过孔

当在布平行的高速查分对时，它们之间应该保持恒定的距离，该距离有助于实现特定的差分阻抗。设计人员应该尽量减少焊盘的插入而导致差分对间距扩大，差分对应该对称布线。

设计人员不应在差分对之间放置任何元件或是过孔，即使增加过孔后依然是对称的。差分对之间的元件和过孔放置可能会导致EMC问题和阻抗不连续性。

一些高速差分对需要串联耦合电容。这些电容应该对称放置。为减少电容器和焊盘产生阻抗不连续性，电容尺寸如0402优于0603，避免使用较大的封装，如0805或者C型封装。

另外，由于通孔在阻抗中引入了巨大的不连续性，因此必须减少通孔的数量并且应当对称放置。

当差分布线时，两条走线应该在同一层，以满足阻抗要求，另外，布线时需要保证相同数量的通孔。

根据长度匹配原则，以实现正负信号之间的小的时延

高速信号对于时延有着附加的要求，称之为不同走线和信号对之间的时钟偏差。例如，在高速并行总线中，所有数据信号需要在一段时间内到达，以满足接收器的建立和保持时间要求，PCB设计应确保不超过允许的时延，因此，设计中需要满足等长的要求。
差分对信号要求正信号与负信号之间的小的时延，所以，长度差异用蛇形走线来补偿，蛇形走线应如下图的几何形状设计，用以减少阻抗不连续性。

设计者应将蛇形走线放置在长度不匹配的源部，这样确保了正信号与负信号在连接上的同步传播。（注意是源部）

弯曲通常是两个线长不匹配的来源，补偿应放置在非常靠近弯曲的地方，最大距离为15mm，如下图所示。

通常，两个弯曲彼此补偿，如果弯曲比15mm更近，则不需要用蛇形走线进行补偿。信号线不应在超过15mm长度差异上异步移动。

差分对连接的每一段中的不等长应该单独进行匹配，在下图中，通孔将差分对分成了两段，此处需要单独补偿弯曲。这确保了正信号与负信号通过通孔同步传播。DRC会忽略这种违规，因为他只检查整个连接上的长度差。

信号速度在PCB的所有层中都不同。由于很难弄清楚差异，所以如果需要进行匹配，则应该优先选择在同一层进行布线。

一些CAD工具还考虑了焊盘内部的布线长度和总长度之比，下图为两种布局，从电气角度来看，他们是相似的。
左侧的图中，电容器焊盘内的走线不具有相等的长度。即使信号不使用内部走线，一些CAD工具也会将其视为长度计算的一部分，并显示正负信号之间的长度差。为了最小化这一点，确保两个信号的焊盘输入相等。
同样，一些CAD工具在计算总长度时，不考虑过孔的长度。由于差分对在两条走线中应具有相同数量的过孔，因此误差不会影响长度匹配。然而，他可能影响用于匹配两个差分对或并行总线匹配的计算。

如下图所示，差分对信号的不对称分支是优选的，只要可能，以避免蛇形走线。

如果焊盘之间有足够的空间，则可以针对较短的走线而不是蛇形走线包括小环。这通常是优于蛇形走线的。

不要在分割平面上走线

错误的信号返回路径会导致噪声耦合和EMI问题。设计人员在布线时应始终考虑信号返回路径。电源轨和低速信号采用最短的返回电流路径。与此相反，高速信号的返回电流试图遵循信号路径。

信号不应在分离平面上布线，因为返回路径不能遵循信号走线，参考下图。如果一个平面在接收与源之间被分割，则围绕它布线信号线。如果信号的前向和返回路径是分开的，则他们之间的区域充当环形天线。
如果信号需要在两个不同的参考平面上布线，则应在附近并联电容。拼接电容使得返回电流能从一个参考平面行进到另一个参考平面。电容器应靠近信号路径放置，以便前向路径和返回路径之间的距离保持较小。通常来说，拼接电容的值在10nF和100nF之间。

通常，必须避免平面障碍物和平面缝隙。如果确实需要再这种障碍物上布线，则应使用拼接电容，如下图所示。

设计人员在布线高速信号时应注意参考平面中的空隙（无铜的区域）。如下图所示，当将过孔放置在一起时，会产生参考平面中的空隙，将整个平面分割开。应通过确保通孔之间的足够间隔来避免大的空隙区域。最好放置较少的接地和电源过孔，以减少过孔空隙。

在信号的源和目标位置考虑返回路径，在下图中，左侧的设计被认为是不良的设计。由于源极侧只有一个接地过孔，因此返回电流无法按预期通过参考平面返回。返回路径是存在于顶层上的接地连接。目前的问题是，信号走线的阻抗是以接地层为基准计算的，而不是以顶层上的接地走线为基准计算的。因此，必须在信号的源端和接收端放置接地过孔。这允许返回电流在接地层上返回，如右图所示。

当电源平面被认为是对信号的参考时，则信号应该能够在电源平面上传播回来。信号在源和目标中以地为参考。要将基准电压源切换到电源层，应在接收端和源端使用拼接电容。如果源和宿利用相同的电源轨来供电，则旁路电容器可以充当拼接电容器，如果他们被放置在信号开始/退出点附近，如下图所示。拼接电容的理想值介于10nF和100nF之间。

当差分信号切换层是，参考接地层也将切换。因此，应在靠近层变化过孔的位置添加缝合过孔，如右图所示。这允许返回电流改变接地层。处理差分信号时，开关接地过孔应对称放置。

当信号切换到具有不同参考平面的不同层时，则应当实现拼接电容器。这允许返回电流通过拼接电容从地流向电源层，如下图右侧所示。此外，当考虑差分对时，拼接电容器的放置和布线应对称。

设计人员不应将高速信号布线在参考平面的边缘或PCB边界附近，这会对走线阻抗产生不利影响。

分离模拟和数字接地层以降低噪声

通过定义单独的模拟和数字接地部分，可以在原理图中轻松确定哪些元件和引脚应连接到数字接地，哪些应连接到模拟接地部分。这些类型的设计可以通过放置两个不同的接地层作为参考来布线。这两个平面应准确地放置。数字和模拟组件应放置在相应部分的下方，如下图右边所示。

混合信号电路要求模拟地和数字地连接在一个点上。在原理图中，时钟建议在模拟和数字部分之间放置铁氧体磁珠或零欧姆电阻。数字和模拟地的合并应靠近集成电路放置。在具有分离层的混合信号设计中，数字信号不应在模拟接地层上走线，模拟信号也不应在数字接地层上走线。

模拟接地和数字接地之间虚拟地分割布局

在虚拟分离方法中，模拟地核数字地在原理图中不分离。此外，两个接地域在布局中也没有电分离。布局实际上应该是分离的，在模拟地和数字地之间画出假想的分隔。应仔细放置组件，考虑虚拟分隔平面的正确侧。

在高速PCB布线过程中，设计人员牢记两个接地域之间的虚线。数字信号走线和模拟信号走线都不允许穿过虚拟分割线。虚拟分割线不应有复杂的形状，因为没有平面障碍物来保持模拟和数字返回电流分离。

如果元件的宽度接近走线的宽度，可以实现最佳的高速性能

电路板设计从原理图开始，特别是元件的选择。表面贴装器件（SMD）是首选，因为更小的组件和更短的导线导致更稳定的高速性能。
在选择元件时会比较棘手，一个对此有帮助的标准是正对50欧姆阻抗计算走线宽度。如果元件的宽度接近走线宽度，通常就可以实现最佳的高速性能。这将降低轨道和元件焊盘之间的阻抗匹配问题。

阻抗失配可以通过选择封装尺寸和计算的走线宽度几乎相同的元件来减小。应在原理图阶段规划测试点。

所有上述高速PCB布线实践都可以帮助设计人员制作一个电路板，不仅可以实现高效设计，还可以便于制作。