- 慎重考虑器件的布局和方向
- 避免时钟谐波的重叠,将所有时钟的谐波分量以表列出
- 时钟环路越小越好!对时钟信号要格外注意!
- 尽可能采用包括电源/地平面的多层板结构
- 所有高速信号线必须有相邻层作为参考平面
- 信号层和参考平面层距离尽量小(<10mils)
- 信号频率超过25MHz的PCB应有2个(或更多)的GND层
- 20H原则,电源层边缘相对于邻近的GND层边缘内缩,内缩距离为电源/地平面间距的20倍
- 尽量让时钟信号在高速层(夹在电源或地平面之间的信号层)上走线
- 避免狭槽状的地或电源shape
- 信号线不得跨过分割的电源平面
- 在时钟驱动器的输出端提供过滤(或串联端接)措施,减小时钟上升/下降沿跳变,减小振铃(端接电阻大小通常33-70欧)
- 时钟和高速信号线远离IO区域
- DIP封装器件至少用两颗同样值的去耦电容;矩形封装器件用四颗去耦电容;高速/功耗/噪声IC旁尽可能多放去耦电容
- 在大于50MHz的高速板上考虑使用埋容增加去耦效果
- 板上走线的阻抗控制&适当的端接措施
- 在阻抗控制的PCB上,信号换层时参考平面不要变化
- 在非阻抗控制的PCB上,时钟更换参考层时,在不同参考层间增加流通孔/transfer via或缝合电容
- 信号线长度(英寸单位)大于等于信号的上升/下降时间(纳秒单位)的话,必须对信号串联端接(通常是33欧)
- 仿真所有信号长度(英寸单位)大于等于信号上升/下降时间(纳秒单位)的信号
- 在IO区域将逻辑GND和CHASSIS连接一起(通过非常低阻抗的连接…),这很重要!
- 在时钟和振荡器位置,也提供类似的GND到CHASSIS的连接
- 可能需要到的额外的GND到CHASSIS的连接
- 高速的子板(可能包括高速器件和外部连接线)和母版间的GND/CHASSIS连接保证良好,不要仅仅依靠连接器的GND脚互连
- 对IO信号进行共模抑制,对PCB既定区域内的IO信号线分组
- IO处的滤波电容到CHASSIS网络的阻抗必须很低
- DC电源输入位置的共模/差模抑制
- 塑料外壳的产品需要额外的金属参考平面/板
- 可以的话,在板级对器件采取屏蔽措施
- 所有的散热片接地
高速PCB EMC设计规范
最新推荐文章于 2023-11-18 16:35:31 发布