分频器设计（二）奇分频

最新推荐文章于 2024-04-24 18:19:14 发布
最新推荐文章于 2024-04-24 18:19:14 发布
阅读量773 收藏 4
点赞数 1
分类专栏： IC设计
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Andy_ICer/article/details/111534930
版权

 

​    上一篇文章介绍了偶分频，今天来介绍一下奇数分频器的设计。

 

    入门从简单开始，先来个三分频分析一下。三分频其实就是把输入时钟的三个周期当作一个周期，具体波形如图所示。（本文只针对于占空比为50%的分析）

    此处还是用计数器的方式完成设计，但是与偶分频有所区别。因为奇数分频的频率与输入的时钟频率有相位差，因此需要增加一些信号完成设计。clk_n是下降沿触发的信号，clk_p是上升沿触发的信号，通过计数并且因为不同的边沿触发而形成一定的相位差，并将两个信号进行或门处理，最后输出的就是奇数分频结果了。

 

    缺点分析：奇数分频需要在两个触发器之后再加一个组合逻辑门，这个组合逻辑门不仅会增加时钟的延时，而且在设计当中可能出现毛刺。

 

    具体的占空比为50%的任意奇数分频的代码如下所示。

`timesca
最低0.47元/天 解锁文章
Andy_ICer
关注
  • 1
    点赞
  • 踩
  • 4
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
LPC2294的锁相环路（PLL）介绍
chengzi_16的博客
09-02 1563
LPC2294的锁相环路（PLL）介绍1.PLL介绍2.PLL相关寄存器3.寄存器位介绍4.PLL中断5.PLL 模式6. PLL Feed 寄存器7.锁相环和电源关闭模式8. PLL 频率计算9.确定PLL设置的程序10.锁相环配置示例 1.PLL介绍 PLL只接受在10Mhz到25Mhz范围内的输入时钟频率，输入频率乘以一个系数到范围10Mhz到75Mhz为使用电流控制振荡器（CCO）的CCLK时钟，乘数可能是1到32的整数（实际上，由于cpu的频率上限，乘数不能超过7）CCO的工作范围为156Mhz到
存在out参数的webservices_PLL环路参数的计算及建模
weixin_39710462的博客
11-21 641
尽管基本PLL自其出现之日起几乎保持原样，但是使用不同技术制作及满足不同应用要求的PLL的实现一直给设计者提出挑战。本篇先介绍一下传统电荷泵锁相环的稳定性和噪声建模，后续再从各种结构的PLL、电路设计注意事项、片上电感的设计等方面逐一展开。1. PLL环路参数的计算及建模1.1 环路参数的计算传统电荷泵锁相环的结构框图如图1所示，由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波...
EDA1.5分频时钟产生电路
12-09
EDA1 5分频时钟产生电路module fdiv1 5 clkin clr clkout ; input clkin clr; output clkout; reg clkout clk1; wire clk2; integer count; xor xor1 clk2 clkin clk1 ; 异或门 always@ posedge clkout or negedge clr 2分频器
4.时钟分频器
m0_38053897的博客
12-17 1310
介绍 芯片中常常使用不同类型的时钟分频技术。我们常常想到的是以主时钟2的幂次倍数来分频，比如2分，4分，8分等等。但是有时候也会用到奇数分频甚至小数分频。 下面介绍的分频技术比常见的pll备品得到的目标时钟更有效、便宜、快速 同步整数分频器 MOORE状态机，实现整数分频，但是这种简单的逻辑无法产生50%的占空比输出 具有50%占空比的奇数整数分频 使用两个具有正交相位差的频率为期望频率一半的时钟相互异或，即可得到。 非整数分频 1.5倍分频，使用一个3分频电路和一个多路器，对输出进行开关叠加处理，单后
【IC设计】奇数分频与偶数分频 电路设计（含讲解、RTL代码、Testbench代码）
最新发布
VICI的博客
04-24 981
本文介绍了分频电路的原理，奇数分频和偶数分频实现方法，并给出了基于Verilog的RTL设计和仿真波形。
Verilog分频器的设计(6分频和1.5分频)
热门推荐
liaorongxiao的博客
11-12 1万+
一.分频器的设计 分频：将一个时钟N分频，则分频等到的时钟频率为原时钟的1/N，而周期为原时钟周期的N倍。 4种分频： 2n 分频：如2、4、8、16分频等； 偶数分频：如6分频，10分频等； 奇数分频：如3分频，7分频等; 小数分频：如1.5分频、3.22分频等。 分频的方法：使用计数器实现。 二、六分频器的设计 偶数分频（2m分频）：使用2m进制计数器实现，而且可使时钟均匀，占空比50%。...
分频器设计（一）偶分频
Andy_ICer的博客
12-22 3591
数字电路中的分频器主要是分为两种：整数分频和小数分频。其中整数分频又分为偶分频和奇分频，首先从偶分频开始吧，入门先从简单的开始！
Verilog实现分频器设计（奇偶分频、半整数分频）
08-29
用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。 半整数分频采用简单有效的算法，可以实现2.5倍分频...
利用VHDL产生奇分频器
08-03
利用VHDL产生奇分频器 VHDL（VHSIC Hardware Description Language）是一种 Hardware Description Language（硬件描述语言），用于描述数字电路的行为。它广泛应用于数字电路的设计、verification 和 synthesis。...
deviders_hot46x_分频器_
09-29
在Hot46x分频器中，通过控制位的选择来切换奇分频和偶分频模式，这为设计者提供了灵活的配置选项。控制位一般是由编程或外部信号来设定，可以动态改变分频器的行为，以适应不同的系统需求。比如，可能需要在系统运行...
DIV_5.rar_分频器的verilog
09-23
总的来说，"DIV_5.rar_分频器的verilog"提供了一个实际的奇分频器的Verilog实现，这对于学习数字系统设计、Verilog编程以及了解分频器工作原理非常有帮助。通过阅读和理解这些源码，开发者不仅可以掌握分频器的基本...
clk_div3.rar_clk_div_ise分频器
09-24
本文将详细讲解如何利用Xilinx的集成设计环境（ISE）设计一个名为clk_div3的分频器，该分频器具备奇分频和偶分频功能，允许用户自定义分频系数，从而生成多种时钟信号。 首先，Xilinx ISE是一款强大的FPGA（Field-...
数字锁相环中环路滤波器系数的计算方法MATLAB
zyb_official的博客
11-29 2020
仅为参考，不确定是否正确。 fclk = 8e7; %采样频率 bnco = 48; %频率控制字位数 bpd = 32; %乘法器（鉴相器）位数 blpf = 32; %滤波器的输出位数 fc = 1000; %环路滤波器的带宽 k0 = fclk/2^(-bnco); %增益k0 kd = 2^(bpd-2); %鉴相器增益 klpf = 2^(blpf-bpd); %低通滤波器增益 k = k0*kd*klpf; %总的增益 .
小数分频设计实现（1.5分频，3.5分频，4.5分频）
loading_up的博客
06-07 2817
module freq_div #( parameter N = 3 ) ( input clk, input rst_n, output clk_out ); //counter reg [3:0] cnt ; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin cnt <= 0; end else if (cnt.
verilog奇偶、小数分频
spx1164376416的博客
04-25 2511
转载自时钟分频电路 时钟分频（clock divide) 每个时钟就是一个在0和1之间周期变化的信号。那么我们在不同的场合可能需要不同的频率的时钟，很多时候我们可以在一个已有时钟的基础上对它进行分频操作，从而得出一个另外更低频率的时钟。我们把这样的电路叫做时钟分频电路，即clock divider。 偶数分频 相信这个大家都知道该怎么做，我们把时序图画出来，即使你之前完全没有听说过clock divider，看着时序图也可以很快想出来。2分频的另外一个意思是，在clk_out的1个周期内，clk_in经过
Verilog代码实现1.5分频
qq_45138815的博客
11-21 2490
基本思路 话不多说上图 其实就是两个周期为2N.5的波形相或l运算，他们的占空比相同，周期相同，只是高电平出现的时间不同。这里的N.5是N.5分频的意思。 首先一个计数器counter不能同时记同一个clk的上升沿和下降沿，所以得要两个counter，两个计数器分别记clk的上升沿，下降沿。 计数周期是多少？N.5分频，那么计数周期就是2N.5。 每一个counter，控制一个div波形输出，然后合理设置高电平输出时机。高电平时间占clk的N个周期，N.5分频的N。 代码 module div1p5(cl
锁相环环路滤波器计算公式_锁相环计算方法.doc
weixin_34162253的博客
12-24 1701
锁相环计算方法2、理论分析计算与电路设计2.1 锁相环2.1.1 锁相环原理为了使系统产生稳定的载波，本系统设计中采用锁相环路。锁相环路是一种反馈控制电路，将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位以达到与参考信号同频的目的。由MC145152、MC12022及压控振荡器组成的锁相环路产生的载波的稳定度达到4×10-5，准确度达到3×10-5。锁相环的总体框图如...
时钟分频与时钟切换
zgezi的博客
07-05 6802
典型情况下SoC要对设计中各种组件提供许多与相位相关的时钟。将主时钟以2^n进行分割来产生同步偶数分频时钟。然而有时候也会需要要求按奇数甚至小数进行分频。在这些情况下，如果没有更高频的主时钟，则无法得到同步分频时钟。a.直接用触发器实现（N=2、N=4）常用双 D-FF 或双 JK-FF 器件来构成，下图的分频电路输出占空比均为 50%，可用 D-FF，也可用 JK-FF 来组成，用 JK-FF 构成分频电路容易实现并行式同步工作，因而适合于较高频的应用场合。而 FF 中的引脚 R、S( P )等引脚如果不
分频器是怎么实现分频的。
05-27
分频器是一种电子电路，用于将输入信号的频率降低到固定的频率。它通常由一个可控的除数器组成，将输入信号的频率分频为输出...例如，一个二分频器可以使用一个D触发器和一个反相器构成，将输入信号的频率分频为一半。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值