分频器设计（二）奇分频

最新推荐文章于 2022-08-12 23:11:27 发布
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分类专栏： IC设计
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本文链接：https://blog.csdn.net/Andy_ICer/article/details/111534930
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本文介绍奇数分频器的设计，以三分频为例，阐述如何通过计数器和不同边沿触发形成相位差，输出奇数分频结果。同时分析了这种方法的缺点，即额外的组合逻辑门可能引入时钟延时和毛刺。提供了一份针对占空比为50%的任意奇数分频代码。

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​    上一篇文章介绍了偶分频，今天来介绍一下奇数分频器的设计。

 

    入门从简单开始，先来个三分频分析一下。三分频其实就是把输入时钟的三个周期当作一个周期，具体波形如图所示。（本文只针对于占空比为50%的分析）

    此处还是用计数器的方式完成设计，但是与偶分频有所区别。因为奇数分频的频率与输入的时钟频率有相位差，因此需要增加一些信号完成设计。clk_n是下降沿触发的信号，clk_p是上升沿触发的信号，通过计数并且因为不同的边沿触发而形成一定的相位差，并将两个信号进行或门处理，最后输出的就是奇数分频结果了。

 

    缺点分析：奇数分频需要在两个触发器之后再加一个组合逻辑门，这个组合逻辑门不仅会增加时钟的延时，而且在设计当中可能出现毛刺。

 

    具体的占空比为50%的任意奇数分频的代码如下所示。

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