分频器设计(一)偶分频

本文介绍了数字电路中偶数分频器的设计,包括2^n次方的偶分频器和任意偶数分频器。2^n分频可通过触发器级联实现,但存在延时问题;任意偶数分频则可通过计数器方式设计。同时,文章提到了分频器在时钟树综合中的考虑和实际应用中的挑战。
摘要由CSDN通过智能技术生成

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目录

一、2^n的偶分频器设计

这种级联触发器的方式优缺点分析:

二、任意偶数的分频器设计

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 所谓“分频”,就是把输入信号的频率变成成倍数地低于输入频率的输出信号。数字电路中的分频器主要是分为两种:整数分频和小数分频。其中整数分频又分为偶分频和奇分频,首先从偶分频开始吧,入门先从简单的开始!

 

 

一、2^n的偶分频器设计

    先来看最简单的最常见的一个例子——2分频。

   假设输入时钟clk是100MHz(T=10ns),要求得到一个50MHz的输出时钟clk_out,二分频波形应该如下图所示:

 

    该波形的实际电路只需要一个D触发器便可以完成,将Q非的输出接到D端输入,便可以实现二分频电路,如下图所示。

    由此可以得出,所有2^n次方的偶分频(即二分频、四分频、八分频等等)都可以用触发器级联的方式得到,例如两个触发器级联就是四分频,三个触发器级联就是八分频,如此类推。

 

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