[EXCEPTION_ACCESS_VIOLATION] Vivado synth failed不报错问题解决

最新推荐文章于 2025-03-26 23:31:17 发布

BIGWJZ

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分类专栏： zynq 奇怪的bug 文章标签： fpga

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[EXCEPTION_ACCESS_VIOLATION] Vivado synth failed不报错的问题解决

1. 问题描述

Vivado 综合失败，右上角显示红色failed，message框里没有error报错。
在这里插入图片描述
从Tcl Console命令行找到log文件位置，打开log发现[EXCEPTION_ACCESS_VIOLATION] 错误，直接结束综合过程，没有返回任何错误代码。

2. 问题解决

出错原因是本工程由另外一个工程复制而来，改动了一些IP核，但是并没有reset工程，reset output products。综合时还使用原来的output prodects出错。
重置工程，在block design选择reset output products，重新generate output products即可解决该问题。
在这里插入图片描述

3. 其他

包含参数和多IP的模块，并且使用了【MARK DEBUG】参数的模块，最好使用Global模式综合。本人使用OOC模式综合可能会在Implementation中出错。某些连线在OOC模式综合后，在布局布线合并中被优化，导致空连接。
报错为
[Opt 31-67] Problem: A LUT1 cell in the design is missing a connection on in……