fifo_params.sv

本文档详细描述了Verilog设计中名为`fifo_params`的包,包含DSIZE、ADDRSIZE和DEPTH等参数定义,以及对相关模块如packet、generator等的`include`引用。
摘要由CSDN通过智能技术生成
package fifo_params;
     parameter DSIZE=8;
     parameter ADDRSIZE=4;
     parameter  DEPTH=1<<ADDRSIZE;
     //声明一个DEPTH的参数,值为1,左移ADDRSIZE位,表示FIFO的深度
     typedef enum  {WR,RD} opt_e;
     `include "packet.sv"
     `include "generator.sv"
     `include "clockGenerator.sv"
     `include "resetGenerator.sv"
     `include "scoreboard.sv"
     `include "driver.sv"
     `include "monitor.sv"
     `include "environment.sv"
endpackage:fifo_params

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