package fifo_params;
parameter DSIZE=8;
parameter ADDRSIZE=4;
parameter DEPTH=1<<ADDRSIZE;
//声明一个DEPTH的参数,值为1,左移ADDRSIZE位,表示FIFO的深度
typedef enum {WR,RD} opt_e;
`include "packet.sv"
`include "generator.sv"
`include "clockGenerator.sv"
`include "resetGenerator.sv"
`include "scoreboard.sv"
`include "driver.sv"
`include "monitor.sv"
`include "environment.sv"
endpackage:fifo_params
fifo_params.sv
于 2023-11-06 15:53:50 首次发布
本文档详细描述了Verilog设计中名为`fifo_params`的包,包含DSIZE、ADDRSIZE和DEPTH等参数定义,以及对相关模块如packet、generator等的`include`引用。
摘要由CSDN通过智能技术生成