[IC] IC系统设计学习笔记整理

1.1 IC 系统组成

组成示例

• 数字

• 模拟

  • ADC/DAC
  • PGA
  • PLL
  • LDO

• 连线

  • 金属连接线具有电容、电阻、电感效应 (这些寄生效应影响信号完整性)
    • 电容寄生效应
      • 引起信号线耦合，从而引起串扰(cross talk)
        • cross talk会影响时序，引起setup/hold violation
    • 电阻寄生效应
      • 导致显著的电压降 ([[07 IP/Power#IR Drop电压降|IR Drop]])，影响信号电平
        • 在IC系统中是靠PDN (power delivery network)电源传输网络供电，需要为它的logic 单元提供稳定的直流电压
    • 连线过长或电路速度很高，会产生电感效应
      • 目前IC设计电感效应都很小，可以忽略
  • 连线导致时序难以收敛
    • 130nm以下，连线延时与门的延时相当
      • 如果延时估计不准确，导致综合的netlist可以满足时序要求，但PR后无法满足，这就是时序收敛问题
    • 90nm一下，连线延时占总延时75%
      • 解决方法：物理综合

• I/O PAD

  • 简单I/O
    • Input PAD, Output PAD, 双向PAD
      • 标准单元，直接例化
  • 复杂I/O
    • USB/PCI-E/DP
    • TTL/[[07 IP/Interface#1. LVDS|LVDS]]/EDP/MIPI
  • 直接与外部联系，必须考虑：
    • 外部寄生参数影响
    • 静电保护ESD
    • 封装要求
    • 电压转换
    • 过电压保护
    • 信号完整性
  • 减小噪声，反射
    • 使用差分信号
    • 在输入PAD加上施密特触发器
  • 功耗占据整个IC 10%
    • 手机低功耗设计
    • EDA Spice仿真

• 存储器

  • 占据整个芯片70%, 以后更多
  • 消耗大部分功耗

1.2 IC 系统设计

1.2.1 逻辑设计

物理综合：物理设计与逻辑综合开始融合
物理综合与逻辑综合差异在于：在物理综合流程中，可以在芯片规划（Floorplan）后，采用物理综合工具（如phvsical compiler）对网表自动进行反复的综合和布局。时工具能够得到每个单元上较为准确的连线信息，因此可以消除设计不收敛的问题，提高芯片的性能。

数字电路设计阶段，设计者根据设计规范，需要完成如下工作：

• 写RTL代码
• 将RTL代码综合为门级网表。如果需要，加入JTAG/扫描链/clock gating等内容。
• 进行时序检查、等价性检查、测试覆盖率估计、功耗分析等
  逻辑设计要求设计者对设计要求、基本电路结构、综合库、RTL语言、逻辑仿真等非常熟悉，并了解可测性设计、低功耗设计、可复用设计等技术。

模拟电路的设计一般从晶体管级开始，采用手工设计生成最终网表。图1.13给出了模拟电路的设计流程。
实际的IC系统往往是数/模混合系统。数字IC与模拟IC单独设计、各自验证的流程导致芯片开发效率降低。目前已出现了数/模混合IC的设计方法。图1.14给出了数/模混合仿真的流程。

1.2.2 物理设计

自动布局布线
![[Excalidraw/APR|APR]]
![[Attachments/Pasted image 20240324165354.png]]

在进行芯片顶层规划的时候，要考虑如下因素：

• 如何使芯片的面积尽可能地小；
• 各个宏(macros)/块(block)如何与PAD连接；
• 电源方案；
• 引脚(PIN)方案；
• 分析顶层的布线信息，通过合理地放置块，合理地定义区域及分组，使得连线的复杂性不会过高。

完成芯片顶层规划之后，接下来进行布局布线。通常这一阶段可分为四个步骤：

1. 布局
2. 扫描链的优化。PR工具重新对扫描链中的单元 扫描链优化排序，以便降低布线的复杂性。
3. 时钟树的综合及布线。由于时钟是设计中最为重要的信号线，因此在布线时要首先布时钟线，在通常的PR工具中，通常将时钟树的生成、时钟的布线作为一个单独的步骤，称为时钟树综合。
4. 布线

1.2.3 IC系统验证

验证贯穿了IC系统设计的每个阶段(从算法架构设计直至物理设计)。
在系统设计阶段，采用仿真方法进行性能分析和协议分析。
在电路/逻辑设计阶段，采用软硬件协同验证:用仿真和FPGA验证功能;用静态时序分析工具验证时序;用形式验证检查综合过程及ECO是否正确。
在物理设计阶段，采用物理验证(LVS、DRC等):用静态时序工具验证最终时序;用形式验证检查布局布线过程及ECO是否正确。
在验证中，错误发现得越早，对开发进度的影响越小，这时验证就越有价值。因此，要尽量在设计的早期阶段(算法架构设计、RTL设计时)进行充分的验证。
常用的验证大致分为如下几类:仿真、静态时序分析、形式验证、物理验证(DRCLVS)、信号完整性检查、FPGA验证等，后续会分别进行介绍。