Analog Fractional-N Sampling PLL

Analog Fractional-N Sampling PLL
5.5-7.3 GHz
28-nm CMOS
75 fsrmsJitter
−249.7 dB FoM

Feture:Digital-to-time converter (DTC)
Merits: low phase noise (PN)

wide loop bandwidth is desirable for good jitter performance.
making quantization error a much bigger noise contributor.

1、锁相环系统的基本结构。
2、锁相环线性近似模 型及传递函数、稳定性分析、相位噪声分析的角度,对锁相环系统设计基本理论 进行了研究与分析,
（1）首先,通过对锁相环线性 近似模型及传递函数的研究得出锁相环的稳定性设计主要取决于环路滤波器的设计;
（2）其次,基于常用的二阶和三阶环路滤波器对锁相环系统稳定性设计进行了 分析,
（3）并给出了在环路滤波器设计中的电路参数推导过程;最后,介绍了锁相环 相位噪声分析理论,并提供了其量化理论基础。

压控振荡器对于相位表现为积分器，因此相位变化会存在一定延时，延时长短取决于压控增益。

根据PLL线性近似模型以及开环、闭环传递函数可知,
首 先,PLL环路自身引入的位于原点的极点,使得PLL环路的阶数比环路滤波器 阶数高一阶;
其次,PLL环路传递函数随环路滤波器的传递函数变化而变化,即 PLL系统稳定性主要受环路滤波器影响。
下面基于相位裕度分析理论,讨论PLL 系统中常用的二阶和三阶无源环路滤波器参数的选取及其对环路稳定性的影响。