Multiplier和Finger的区别和优劣讨论

概述

这个问题需要对仿真模型（spice model）和芯片制造工艺有些了解才能知道原因。当芯片制造工艺越来越先进后，同样大小（宽长比）的mos器件在芯片不同的位置器件性能是不一样，这个不同的性能会通过仿真模型里面的版图寄生效应（layout dependent effect）来反应，前面有人提到了LOD效应只是其中的一种（但是在各种效应里面占的权重很大），所以cadence的工具也配合工艺的进步和仿真模型的要求引入了finger这个参数。

在Analog design过程中，大家常常会要设置M和Finger，M值对应M个管子并联，finger值表示这些管子share source/drain,total width是一样的。那么我们该如何使用会比较好，请大家讨论各有什么优缺点。

$$W_{real}=finger\ast multipier\ast W$$

在正式用Cadence画版图之前,一定要先构思,也就是要仔细想一想,每个品体管打算怎样安排,晶体管之间怎样连接,最后的电源线、地线怎样走。输入和输出最好分别布置在芯片两端。例如,让信号从左边输入,右边输出,这样可以减少输出到输入的电磁干扰。对于小信号高增益放大器,这一点特别重要,设计不当会引起不希望的反馈,造成电路自激。
MOS管的尺寸(栅长、栅宽)是由电路模拟时定下来的,画MOS管时应按照这些尺寸进行。但是当MOS管的栅宽过大时,为了减小栅电阻和栅电容对电路性能的影响,需要减小每个MOS管的栅宽,为达到所需的总栅宽可以采用并联的方式,或者采用多栅指结构的版图,即MOS管共用源区与漏区的版图形式,如图7.20所示,两个MOS管并联后共用一个漏区。多栅指结构的MOS管版图不改变原来晶体管的栅长与栅宽,但是带来了更多的优点。

制程越小，效果越明显，所以7nm以下很多都是用nf 代替之前m的用法。

1.多个并列的晶体管multiplier

multi因为面积开销稍大，有新手画layout会把金属线搞得很长，后仿真的话带宽会掉不少。

2.指插结构

上面为多指finger就是做成叉指形状的单个品体管对于多个finger,有可能poly到有源区的距高已经足够大;而该距高大到一定程度时,电流基本恒定。
制程越小，效果越明显，所以7nm以下很多都是用nf 代替之前m的用法。

指叉结构的栅电阻为1/n倍。

在工艺尺寸达到90nm以下的情况下，M和F的区别将越来越明显且不可忽略，这个效应叫LOD效应，同样的FingerWidth，采用多个Finger的NMOS电流大于多个M的电流，PMOS相反，原因是因为应力对沟道或者载流子的影响，具体可以搜一下；总之不管用哪个，电路和版图必须严格一致，才能保证后仿结果准确
参考：深亚微米工艺下产生的二级效应

	advantage	disadvanage	structure
并列	90nm以下,LOD效应,采用多个M大于多个Finger的NMOS电流的电流	multi因为面积开销稍大，有新手画layout会把金属线搞得很长，后仿真的话带宽会掉不少
指插结构	90nm以下,LOD效应,采用多个Finger的NMOS电流大于多个M的电流		指叉共用有源区

最后，简单总结一下:multiplier很简单，就是其字面重复的意思，也就是仿真的时候直接器件的性能参数克隆复制多少倍;finger:原因复杂一些，主要用于反应仿真版图寄生效应的影响（在仿真模型里面），不同的finger数目归一化以后的单finger的器件性能是不一样的。
我的理解是multi是注入区独立金属线互联，finger是注入区共用。影响如前面大佬所述，还有一个就是multi因为面积开销稍大，有新手画layout会把金属线搞得很长，后仿真的话带宽会掉不少……真实案例。
制程越小，效果越明显，所以7nm以下很多都是用nf 代替之前m的用法。
参考：cadence版图中CMOS的属性中finger和multiplier有什么区别？

应力的效应（LOD effect）

从MOS基本特性角度讲，两者最大的差异是应力的效应（LOD effect），元件源漏两侧STI对沟道区的压应力会影响元件特性（电子迁移率减弱，空穴迁移率增强，禁带宽度变窄）。如果Multi=1，FN=n，则在同一个有源区中靠近边沿的finger受应力影响较大，靠中间区域的受影响较小。如果FN=1，Multi=n，则每颗元件受到应力的影响相同（假设每颗元件源漏区面积相同）。

作者：Kevin Hahn
链接：https://www.zhihu.com/question/340723988/answer/789937287

采用m 或者 n，相对于管子的参数比如sab、sa等是不一样的，这些参数是版图阱效应等的几个效应的体现，会影响到管子的阈值，进而影响管子的匹配，比如电流镜的match等。所以最好电路和版图采用相同的管子设置，以保证前仿后仿的一致性

我电路上都用的M，不用Finger，画版图的时候为了省面积，能share source/drain的都share了，比较随意

虽然整体上Width是相同的，但是实现结果是不同的（前提是原理图的版图严格对应）；对某些模块的设计中，finger是有最佳值的，比如PA，JSSC上有文章提到这一点的。
如果比较关键的电路还是多考虑一下吧。。。

finger 最佳
why?
用muti也可以手动share source/drain，效果岂不是和finger是一样的，而且multi的摆放更加自由。

用hspice设计只有改M，
用Tanner画版图，S/D全share。。。只根据rule来。。。
貌似我太低端了。。。掩面。。。。

个人感觉一般用M精确一点，所以用在电流镜放大，共模反馈匹配这些地方，而且画版图是需要加dummy，用的是Multi的话可以少占一些面积。finger会有一些晶体管的相互作用，所以finger的值并不是真正的值，好处是版图比较好画，不容易报错.

采用M和Finger得到对应相同的宽度以及偏置相同时，电流特性有些差异，从参数来看，finger的细分会导致宽度调制效应更加明显，影响阈值电压的变化而且对P管和N管影响趋势还不太一样

.1um以下的工艺，m和finger大概有10%~20%的区别。
如果说finger是源漏共用
multiplier是独立
那么问题来了对于采用质心匹配的差分输入对管
aabbaabbaabb
bbaabbaabbaa
1、finger=2 m=6
2、finger=6 m=2
哪个才是正确的呢，理由是什么，求教

仿真测得是第二个

关于尺寸的选取，这篇文章讲得很清楚了"A High Efficiency Si-CMOS Power Amplifier for 60 GHz Band Broadband Wireless Communication Employing Optimized Transistor Size"

严格来讲，m分开放，可以方便的进行eco；而n为管子共享，据前辈讲，对esd性能有改善。

学习了，65nm工艺仿真得到电流镜finger要准确

fw大会导致gate res增大，finger大会导致source inductance增大，他们都会降低增益

在HSPICE中能够用finger吗？好像只能用m。
是啊，只有m。。

有些模型可以指定nf(number of finger), 但是有些模型不支持，比如BSIM3，就不能指定nf。但话又说回来，好多工艺库的模型都是BSIM3，巨坑！

但是hspice的仿真结果更精确。所以适当取舍吧。

我是新手。。
一般schematic里我会用m来仿真，但是版图里会S/D共享，其实就变成类似finger了。。。

我这schematic里好像只有m是有效的，我特别困惑的是：管子总宽度不变，改变m，仿真结果竟然会有偏差。比如说吧10u的管子分成5u x 2，和2u x 5，原理图仿真就会有差异。不知道有没有人知道是什么原因？

采用m 或者 n，相对于管子的参数比如sab、sa等是不一样的，这些参数是版图阱效应等的几个效应的体现，会影响到管子的阈值，进而影响管子的匹配，比如电流镜的match等
所以最好电路和版图采用相同的管子设置，以保证前仿后仿的一致性

估计是哪些效应呀，这些效应如何导致区别的。求教。目前研究M和Finger对电流源mismatch的影响

在工艺尺寸达到90nm以下的情况下，M和F的区别将越来越明显且不可忽略，这个效应叫LOD效应，同样的FingerWidth，采用多个Finger的NMOS电流大于多个M的电流，PMOS相反，原因是因为应力对沟道或者载流子的影响，具体可以搜一下；总之不管用哪个，电路和版图必须严格一致，才能保证后仿结果准确

谢谢解惑了，以后原理图版图m和f要对应

总结：M和Finger，M值对应M个管子并联，finger值表示这些管子share source/drain,total width是一样的。在工艺尺寸达到90nm以下的情况下，M和F的区别将越来越明显且不可忽略，这个效应叫LOD效应，同样的FingerWidth，采用多个Finger的NMOS电流大于多个M的电流，PMOS相反，原因是因为应力对沟道或者载流子的影响，总之不管用哪个，电路和版图必须严格一致，才能保证后仿结果准确。
有些模型可以指定nf(number of finger), 但是有些模型不支持，比如BSIM3，就不能指定nf。

参考：finger_eetop

multiplier是指你设计的mos管并联，保证工艺后的正确性。
fingers是指把mos管做成梳状，总的width=fingers*width。
multipliter是双胞胎
finger是连体婴儿
一般来说，M是多个相同大小的MOS并联，而finger则是一个MOS管，有多个finger。 这两者最主要的区别在于，使用M的话，matching要比finger要好。例如两个电流源的matching，那么电流上的比例最好就用M（1：M）来实现，而不是通过增加或减少finger。

参考：电路中将 MOSFET 设为多 finger 的考虑
在设计中, 通常会考虑将 w/l 较大的 MOS 管拆分为多 finger 的 MOS 管, 这里除了模型中的 w, l 的限制之外,也有一些其它的考虑.

上图所示是一个 w/l 较大的 MOSFET，右侧标注了各端口的寄生，可以看到此时的栅电阻以及对应的寄生电容都较大，因此在实际设计中会将其设为多 finger 的结构。

从下图可以看到，将其拆分为 finger=2 的 MOS 管后，对应的漏端的结电容 Cdb 由 CjWLD 变为 CjW/2Ld，也即减小了一半。

需要注意的是，当 finger 为偶数时，源漏对衬底的耗尽电容是不一样的，可以将较大电容的一端靠近地或电源（即取为源端），这也是上图中所示的 S/D 的选择。

关于设置 finger 数目的另一个考虑是栅电阻的大小，考虑到栅电阻实际会引入噪声，需要使得栅电阻的噪声远小于 MOS 管噪声，这一要求很多情况下会要求在设置 MOSFET finger 数时保证 w/l <20 , 在实际中也常使得 w/l <10, 如下图所示。

仿真结果不一样的原因是，考虑了poly到有源区边缘距离的效应。
一般来说，MOS管的电流与poly到有源区边缘的距离有关：距离越大，nmos的电流越小，pmos的电流越大。
而该距离大到一定程度时，电流基本恒定。因此我们画版图的时候加dummy的一个原因，就是把该距离加大到不影响电流。
对于多个finger，有可能poly到有源区的距离已经足够大；而对于多个multiplier，仿真model只是计算了单个mos管poly到有源区的距离。因此仿真结果不一样

上面为多指结构。
参考：相同尺寸下，单个finger与多个finger晶体管的不同
在我们layout与仿真的过程中，我们常常会有一个疑问，晶体管的multiplier与finger的区别，举个例子，比如w=1 l=1 finger=10 multiplier=1的晶体管与w=1 l=1 finger=1 multiplier=10的晶体管，它们总的尺寸都为w=10，l=1，那两者到底有啥区别？接下来我们将对这个问题进行探讨。
1：首先两者的栅电阻就不一样。
如图1.1所示，M1晶体管与M2晶体管的尺寸是相同的，对于finger数目等于2的晶体管M1来说每根finger的栅电阻为Rf，由于两根finger是属于并联关系，那么总的栅电阻R1，有1/R1=1/Rf+1/Rf，最后总的栅电阻R1=Rf/2，对于晶体管M2晶体管的栅极来说，相当于把晶体管M1的栅串联，所以最后总的栅电阻R2=Rf+Rf=2Rf，最后晶体管M1与晶体管M2栅电阻的关系为R2=4R1，以此类推，当M1晶体管finger数目为n的时候，R1=Rf/n，R2=nRf，最后有R2=n^2R1。从以上我们的推导可以看出，在相同尺寸下，增加finger数目可以大大的减小我们的栅电阻，在高频电路中这个栅电阻会对速度和噪声的影响还是蛮大的。

2: 两种MOS晶体管的邻近效应不同。
所谓邻近效应就是周围环境对器件自身电学特性的影响,在晶体管特征尺寸大于100纳米的亚微米时代，由于器件的尺寸相对比较大，器件的电学特性基本上只受它自身的一些物理参数影响，与它周围环境关系不大；而到了纳米时代（晶体管特征尺寸小于100纳米），则完全不同,，一方面，在先进工艺中为了提高器件载流子的迁移率而引入大量的应力增强技术，比如在源、漏极硅和栅极多晶硅表面形成金属硅化物（silicide）之后，在其表面覆盖一层含有张应力（tensile）或压应力（compressive）的氮化硅薄膜,另一方面由于器件自身尺寸的减小，这些都导致周围的环境对器件本身的电学特性影响很大，有资料显示,邻近效应对CMOS器件的饱和电流和阈值电压的影响最大可以分别达到20%和几十毫伏。周围环境对器件的影响包括三方面， 1：接触源漏contact的影响，contact的影响主要是因为其破坏了为增强载流子的迁移率而采用的氮化硅薄膜的连续性(在膜上开孔)，从而缓解施加在器件沟道区的应力，因此会对器件的电学特性有一个调制作用，contact的影响主要包括两个方面，a:接触contact与多晶硅栅极的距离,b:接触contact的数目。2：陪衬多晶硅（dummy poly）的影响，在有陪衬多晶硅（dummy poly）的情况下，薄膜离沟道的距离会加大，因而它施加在沟道上的应力就会减小，因而对器件的电学特性也会有一个调制作用，如图1.2所示，PSE1与PSE2的值会影响器件的电学特性，这种效应叫做PSE效应。3：STI的影响，与前两者通过对氮化硅薄膜对器件施加影响不同，浅槽隔离中的绝缘介质可以直接对器件的沟道的X方向产生应力，这会增强PMOS的空穴迁移率，减弱NMOS的电子迁移率。从而对器件的电学特性进行调制，STI的影响包括两方面，a:STI离沟道区的距离，如图1.2所示的SA\SB值，这种效应叫做LOD效应 。b :STI的宽度，如图1.2所示的OSEX\OSEY，这种效应叫做OSE效应。

通常来说，多个finger的晶体管与单个finger的晶体管他们的邻近效应是不一样的，举个例子，如图1.3所示，两种晶体管中STI离晶体管沟道区的距离是完全不一样的，这样就会导致两种晶体管的LOD效应不一样。另外两种的晶体管dummy PO不一样的话就会导致PSE效应不一样，X方向与Y方向STI的宽度不一样的话就会导致OSE效应也不一样，最后这些周围环境的不一样就会导致两种晶体管电学特性上的差异。 在版图中的OSEX OSEY PSE1 PSE2 SA SB 等参数都可以通过RCX抽取得到，最后把这些参数传递给模型，晶体管的OSE效应、PSE效应、LOD效应等都会在后仿真中体现出来。

OSE

design rule里面有明确说明，可以去查下。简单说下：
65nm以下工艺都出现一些各种各样的效应，如WPE，OSE,PSE等
我一般叫OSE，其实就是STI部分对MOS active区域的应力造成的影响，对于analog
layout影响较大，因为MOS match 不好，举个例子：假如有match是这样的，ABBAABBA（共享
同一块OD），因为OSE的影响，最边上的MOS受到的应力跟中间是有差别的，MOS的SA，SB参数都有变化，
这样match就很不好。所以OD需要单独划分开A B B A，这样你会觉得工艺低了反而面积变大了，是不是？是的，就是这样，实在面积接受不了就这样AA BB BB AA或者AAAA BBBB BBBB AAAA，match效果依次递减

楼上说的好像是STI效应，OD指的是OXIDE，OSE指的是ANALOG device的S/D端到GATE的距离不一致会影响MOS的电流。所以Analog里面的MOS不能像Digital一样改变MOS之结构。

PSE、OSE 包括WPE 都可以理解为边缘器件的参数mismatch，一组器件放在一起，边缘器件的参数和性能相比中间器件会差很多，解决办法就是边缘添加dummy。