FPGA的边沿检测

最新推荐文章于 2024-05-19 11:28:04 发布

216549856

最新推荐文章于 2024-05-19 11:28:04 发布

阅读量835

点赞数

分类专栏： FPGA 文章标签： fpga 边沿检测小技巧

本文链接：https://blog.csdn.net/Cherish_x/article/details/73850386

版权

FPGA 专栏收录该内容

18 篇文章 9 订阅

订阅专栏

有一个时钟周期的延时。

module EdgeCheck (
 input     clk;
 input     rst_n;
 input     Signal;
 output     PosEdge;
 output     NegEdge;
 output     BothEdge;
);

reg   	sig_r0;
reg 	sig_r1;  
always @ (posedge clk or negedge rst_n)
    if (!rst_n) 
  begin 
         sig_r0 <= 1'b0;
         sig_r1 <= 1'b0;
     end
 else 
  begin 
         sig_r0 <= Signal;
          sig_r1 <= sig_r0;
     end 
assign PosEdge = (~sig_r1) & (sig_r0);
assign NegEdge = sig_r1 & (~sig_r0);   
assign BothEdge = sig_r1 ^ sig_r0; 
endmodule