FPGA学习检测输入信号上升沿及下降沿练习

上升沿及下降沿检测练习

设计目标:输入一个方波信号(50%占空比),输出其频率(要求判定其上升沿下降沿来判定频率)

时序图

时序

代码

exsig_edge

 module exsig_edge (
    input wire clk,
    input wire signal,
    input wire rst_n,
    output reg [31:0]F
);
    
reg sig_r1;
reg sig_r2;
reg posedge_flag;
reg negedge_flag;
reg [31:0]cnt;

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        sig_r1 <= 1'b0;
    end
    else if (signal == 1'b1) begin
        sig_r1 <= 1'b1;
    end
    else  begin
        sig_r1 <= 1'b0;
    end
end

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        sig_r2 <= 1'b0;
    end
    else if (sig_r1) begin
        sig_r2 <= 1'b1;
    end
    else  begin
        sig_r2 <= 1'b0;
    end
end

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        posedge_flag <= 1'b0;
    end
    else if (sig_r1 & ~sig_r2) begin
        posedge_flag <= 1'b1;
    end
    else  begin
        posedge_flag <= 1'b0;
    end
end

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        negedge_flag <= 1'b0;
    end
    else if (~sig_r1 & sig_r2) begin
        negedge_flag <= 1'b1;
    end
    else  begin
        negedge_flag <= 1'b0;
    end
end



always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        cnt <= 32'd0;
    end
    else if (posedge_flag == 1'b1) begin
        cnt <= 32'd0;
    end
    else if (negedge_flag == 1'b0) begin
        cnt <= cnt;
    end
    else  begin
        cnt <= cnt + 32'd1;
    end
end

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        F <= 32'd0;
    end
    else if (negedge_flag == 1'b1) begin
        F <= 50000000 / (2*(cnt + 32'd1)); 
    end
    else  begin
        F <= F;
    end
end



endmodule

tb文件

`timescale 1ns/1ps

module exsig_edge_tb ();
    
reg clk;
reg rst_n;
reg signal;
wire [31:0]F;

initial begin
    clk = 1'b0;
    rst_n = 1'b0;
    signal = 1'b0;
    #2
    rst_n = 1'b1;
end

always #10 clk = ~clk;
always #20.1 signal = ~signal;

exsig_edge exsig_edge_1(
    .clk(clk),
    .signal(signal),
    .rst_n(rst_n),
    .F(F)
);

endmodule

仿真结果

仿真

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根据引用\[2\]中的Verilog代码,可以实现多位寄存器检测上升下降沿的功能。在该代码中,使用了两级寄存器来检测下降沿。每个寄存器都会在时钟上升沿时更新,并将前一级寄存器的值存储在当前级寄存器中。通过对两级寄存器的值进行逻辑运算,可以得到下降沿指示信号。具体的代码如下: ```verilog module detect_multi ( input sys_clk, // 时钟(设定为 50MHz) input sys_rst_n, // 复位信号(n 表示低电平有效) input \[N-1:0\] in, // 需要进行上升下降沿检测输入信号(N为位宽) output \[N-1:0\] in_pos, // 输出的上升沿指示信号 output \[N-1:0\] in_neg // 输出的下降沿指示信号 ); reg \[N-1:0\] in_d1; // 一级寄存器 reg \[N-1:0\] in_d2; // 二级寄存器 assign in_neg = ~in_d1 & in_d2; // 组合逻辑得到下降沿 assign in_pos = in & ~in_d1; // 组合逻辑得到上升沿 always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin in_d1 <= {N{1'b0}}; // 复位清零 in_d2 <= {N{1'b0}}; end else begin in_d1 <= in; // 寄存一拍 in_d2 <= in_d1; // 寄存二拍 end end endmodule ``` 在这个代码中,`N`表示输入信号的位宽。通过使用多级寄存器,我们可以同时检测多位输入信号的上升和下降沿。 #### 引用[.reference_title] - *1* *2* *3* [FPGA实现边沿检测电路(上升沿下降沿)](https://blog.csdn.net/wuzhikaidetb/article/details/112187021)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]
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