基于FPGA低频方波测量-频率与占空比

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已于 2022-05-11 21:27:18 修改

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文章标签：硬件工程 fpga verilog

于 2021-11-16 23:59:36 首次发布

本文链接：https://blog.csdn.net/DRAXY/article/details/121367926

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题目要求

设计基于FPGA的低频方波频率、占空比测量仪。实时测量输入方波信号的频率与占空比。

指标要求

1) 输入方波频率1Hz~1kHz；幅度VH=3V, VL=0V

2) 测量误差优于10-4；显示分辨率0.1Hz

3) 采用4位数码管显示，其中3位整数，1位小数

4) 拨码开关控制测频率与测占空比的功能转换

设计原理：

设计原理流程图如图 1：

图 1设计原理流程图

将低频被测信号通过I/O口送入，通过一个二分频单元，二分频后作为计数器的使能信号；延时两个标准信号周期作为读信号，读取计数器计数值，传给数据处理模块；延时四个标准信号周期作为清零信号，将计数器置零，重新计数；最后经过数据处理计算出频率值与占空比值，再传给数码管显示模块，显示出频率或占空比。

测频率

测频法

在确定的闸门时间 Tw 内，记录被测信号的变化周期数(或脉冲个数) Nx。如图 2所示。

图 2测频法原理图

被测信号频率为： fx = NxTw (1)

测周法

在待测信号的一个周期Tx内，记录频率为fs的标准信号周期数Ns。如图 3。

图 3测周法原理图

被测信号频率为：fx = fsNs (2)

因为测频法和测周法都会产生±1个字误差, 且测量精度与Nx或Ns有关。为保证精度, 一般低频信号采用测周法, 高频信号采用测频法。题目要求测量范围属于低频范围，所以测量频率选用测频法较好。

时序分析

如图 4所示，输入被测信号后，经过二分频模块得到信号En，在En为高电平时，计数标准信号周期个数Ns，Em同被测信号；当En与Em同时为高时，计数标准信号周期个数Nh；

En延时2个标准信号周期后读取Ns，Nh的值送入数据处理模块，延时4个标准周期后清零信号对计数器计数值进行清零。

图 4时序分析图

模块设计

如图 5所示，计数器模块同时计数频率Ns值与占空比Nh值，数值传给数据处理模块，由数据模块switch信号切换频率数值或占空比数值输出，数值传给数码管显示模块显示。

由反相器与一个D触发器设计二分频单元，触发信号为Tx，后面四个D触发器为读信号和清零信号延时，由50Mhz标准信号触发，延时两个标准信号单元为Read信号，延时四个标准单元为clr信号；复位信号控制五个D触发器的使能信号。

图 5系统总体设计图

模块代码展示：

1.计数器

module Counter(clk,En,Em,clr,tsq,duty);
input clk,clr,En,Em;
output reg [25:0] duty;
output reg [25:0] tsq;
always@(posedge clk or negedge clr)
begin 
    if(!clr)
	begin
		tsq<=26'd0;
		duty<=26'd0;
	end
	else
	begin 
		if(En)
		begin
			tsq<=tsq+1;
			if(En&Em)
			duty<=duty + 1;
		end
	end
end
endmodule

2.数据处理

module Data_Processing(Ns,Nh,Read,switch,data_out);
input Read,switch;//读信号与频率占空比切换开关
input [25:0] Ns;//计数clk周期数输入
input [25:0] Nh;//高电平clk周期数输入
reg [13:0] Fre_data;//频率
reg [13:0] Duty_data;//占空比
output reg [15:0] data_out;//输出数据
reg [30:0] Ns_data;//计数clk周期数
reg [30:0] Nh_data;//高电平clk周期数
always@(negedge Read)
begin
Ns_data <= Ns+4;//修正
Nh_data <= Nh;
end
always@(Ns_data)
begin
	if(switch) 
	begin//计算评率
		Fre_data = 500000000/Ns_data;
		data_out[15:12] = Fre_data/1000;
		data_out[11:8] = (Fre_data%1000)/100;
		data_out[7:4] = (Fre_data%100)/10;
		data_out[3:0] = Fre_data%10;
	end
	if(!switch)
		begin//计算占空比
		Duty_data = (Nh_data*1000)/Ns_data+1;
		data_out[15:12] = 0;
		data_out[11:8] = (Duty_data%1000)/100;
		data_out[7:4] = (Duty_data%100)/10;
		data_out[3:0] = Duty_data%10;
		end
end
endmodule

3.数码管显示模块

module multi_disp(Data_in,clk_50M,smg_en,Q,h,clk_1k);
input clk_50M;
input[15:0] Data_in;
output reg[3:0] smg_en=0;
output reg[3:0] Q=0;
output reg h=0;
output reg clk_1k=0;
reg [31:0] counter=0;
reg [1:0] cnt=0;
parameter Nmax=32'd25_000; //1k
always@(posedge clk_50M)
begin
	if(counter==Nmax-1) 
	begin
	   counter<=0;
		clk_1k<=~clk_1k;
	end
	else 
	   counter<= counter + 1;
end
always@(posedge clk_1k)
begin
	if(cnt==3) 
	   cnt<=0;
	else 
	   cnt <= cnt + 1;
end
always@(posedge clk_1k)
begin 
		case(cnt)
		0:begin smg_en<=4'b0001; Q<=Data_in[15:12];h<=0; end
		1:begin smg_en<=4'b0010; Q<=Data_in[11:8]; h<=0; end
	    2:begin smg_en<=4'b0100; Q<=Data_in[7:4];  h<=1; end
		3:begin smg_en<=4'b1000; Q<=Data_in[3:0];  h<=0; end
		endcase
end 
endmodule