FPGA面试题【如何解决jitter和skew】

最新推荐文章于 2024-07-24 20:01:04 发布

DataKing666

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分类专栏： FPGA面试通关宝典文章标签： fpga开发面试

本文链接：https://blog.csdn.net/DataKing666/article/details/131351247

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本文探讨了FPGA中时钟偏斜（skew）和时钟抖动（jitter）的问题及其对时序违例的影响。解决jitter的方法包括优化PCB布局、时钟树设计和使用时钟芯片。针对skew，可通过分析时钟网络并调整设计参数来控制。此外，文章还简要介绍了FPGA的基本结构和特点。

摘要由CSDN通过智能技术生成

题目

如何解决jitter和skew

核心思路

时钟偏斜（clock skew）
时钟偏斜（偏移）是因为布线长度和负载不同，导致同一时钟上升沿到不同触发器的时间不同。这一时间差，即为时钟偏移。

时钟偏斜可能导致时序违例

如果时钟倾斜变大，可能导致保持时间不满足，导致保持时间违例；（数据传输时间不变，本来满足STA分析，不会出现问题。但是时钟倾斜变大，当前时钟上升沿来临变晚，导致保持时间不在满足）

如果时钟倾斜变小，可能导致建立时间不满足，即建立时间违例。（数据传输时间不变，本来满足STA分析，不会出现问题。但是时钟倾斜变小，下一时钟上升沿来临变早，导致建立时间不在满足）

时钟抖动(clock Jitter)
时钟抖动是指同一时钟，相邻周期间时间不一致的现象。这一误差来源于时钟自身（如：晶振、PLL电路的偏差），与噪声、干扰以及电源变化有关。（抖动还可能出现在同一周期间，表现为占空比的改变，称为半周期抖动），综上：可以认为时钟抖动是时钟信号本身在传输过程中的一些偶然和不定的变化之总和。

时钟抖动可能导致时序违例。

可以看出，时钟抖动可能导致时钟上升沿比期望值来的更早或更晚。

更早可能导致建立时间不满足&