FPGA面试题【D触发器搭建4进制的计数器】

已于 2023-06-23 14:23:04 修改
阅读量3.8k 收藏 10
点赞数
分类专栏： FPGA面试通关宝典 文章标签： fpga开发 面试
于 2023-06-23 14:16:18 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/DataKing666/article/details/131350287
版权

目录

题目

核心思路

答案

题目

用D触发器搭建4进制的计数器

核心思路

本题目主要考察了数字电路基础中的计数器设计。

题目看上去很简单，要求实现一个4进制的计数器，但要用D触发器来搭建，这显然不会像写Verilog实现一样容易，所以我们要用数字电路中的传统方法来设计。

4进制计数器必须有4个不同的状态，所以需要两个D触发器组成这个电路。电路的状态表如下所示：

电路次态的卡诺图如下所示：

计数器的状态方程为：Q*0 = Q’1Q’0 | Q1Q’0 = Q’0、Q*1 = Q’1Q0 | Q1Q’0

输出方程为：C = Q1Q0

将D触发器的特性方程Q(n+1) = D(n)（Q*0是Q0的次态，所以Q*0 = D0，同理Q*1 = D1）代入上面计数器的状态方程得到下面的关系：D0 = Q’0、D1 = Q’1Q0 | Q1Q’0

最低0.47元/天 解锁文章
DataKing666
关注
  • 0
    点赞
  • 踩
  • 10
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
使用D触发器设计8进制计数器数字电路
manonglzf的博客
07-08 9297
主要有3个jk触发器、一个显示译码器（共阳级）、一个能产生CP周期为1秒钟的时钟信号的模块器件和一些简单的逻辑器件。使用D触发器设计8进制计数器数字电路，并完成电路的仿真和烧录过程。3. 掌握时序逻辑电路的编译、调试、仿真、烧录方法。2. 掌握使用原理图完成时序逻辑电路的设计。. 理解时序逻辑数字电路的设计思想。使用逻辑方法设计时序逻辑数字电路。
同步四进制加法计数器(JK).ms7
11-12
本电路实现了同步四进制加法计数器的功能: 电路能准确地按照四进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
quartus II9.0 使用D触发器制作一个8进制计数器
最新发布
2301_80137484的博客
06-08 1163
使用D触发器和27MHz分频为1Hz后，制作一个8进制计数器
各种计数器
spx1164376416的博客
04-25 7038
本篇文章参考自常见六种计数器 用D触发器搭建计数器 要求实现一个4进制的计数器，但要用D触发器来搭建，这显然不会像写Verilog实现一样容易，所以我们要用数字电路中的传统方法来设计。 4进制计数器必须有4个不同的状态，所以需要两个D触发器组成这个电路。电路的状态表如下所示： 通过状态表可以画出卡诺图，对其化简可得次态输出。 电路次态的卡诺图如下所示： 通过卡诺图化简可得 Q0* = Q0’ Q1* = Q1’Q0+Q1Q0*; C = Q1Q0; 因此RTL代码如下 01 module test( 0
D触发器实现计数器
CLL_caicai的博客
07-01 2万+
1、分析 基于寄存器的计数器比较常见，时钟上升沿加1即可；基于D触发器的计数器，需要进行状态映射，将计数器的各位对应到各个触发器上，本质即为状态机的次态设计。 2、设计 以4进制计数器为例，使用D触发器实现该功能； 为实现4进制计数器，需要2个D触发器，状态编码如下： cnt：00-01-10-11 Q1Q0：00-01-10-11 Q1Q0 Q1_nQ0_n 00 01 01 10 10 11 11 00 进一步得到状态方程： Q0_n =
74LS74 D触发器组成四位异步加法计数器
热门推荐
HopesunIce的博客
05-07 15万+
74LS74  D触发器组成四位异步加法计数器   申请了一段时间了 太懒了 从来没有写过   写一个玩一下  新手  不喜勿喷   学过的朋友都知道什么是D触发器  这里不再罗嗦   数电实验中原理图直接给出来了 接法   芯片为74LS74   这里对74LS74啰嗦一下 借用一下百度的东西  ： 百度图片  ：   74hc74,74ls74是
同步四进制加减法可逆计数器设计(D触发器+74153)
weixin_42048463的博客
11-22 2万+
好久没更新博客了, 很高兴今天又与大家见面了. 昨天有朋友问道这样一个问题"该如何使用最少数量的D触发器和四选一数据选择器74153接成同步四进制加减法可逆计数器": 从这个问题中, 我们提取一下核心技术问题 ①绘制同步四进制加减法可逆计数器的状态表, ②绘制同步四进制加减法可逆计数器的状态激励表, ③根据状态激励表, 以填充卡诺图并化简的方式求得状态激励方程和...
FPGA&ASIC笔面试题船新版本.pdf
04-21
FPGA&ASIC笔面试题船新版本.pdf 本资源摘要信息涵盖了FPGA和ASIC设计的基础知识、数字电路基础、逻辑函数及其化简、时序逻辑电路基础、RTL设计等方面的知识点。 一、FPGA和ASIC设计基础知识 * FPGA和ASIC设计流程...
Verilog 常见面试题整理
08-03
Verilog是一种广泛使用的硬件描述语言...以上是针对给定的Verilog面试题的详细解答，涵盖了触发器、多路选择器、逻辑门操作、时钟分频器以及三态缓冲器的实现。这些题目展示了Verilog HDL在数字逻辑设计中的基本应用。
FPGA工程师面试试题集锦
11-13
了解触发器（DFF、JKFF、TFF）、计数器、移位寄存器等基本时序元件。 3. **VHDL/Verilog**：作为硬件描述语言，VHDL和Verilog用于编写FPGA的设计代码。理解它们的基本语法，如数据类型、运算符、结构体、进程等，并...
数字IC面试题大全
06-15
本资料集“数字IC面试题大全”涵盖了各大公司招聘时可能会遇到的试题，包括ASIC笔试题、FPGA面试题以及硬件工程师的面试题目，共计100道。以下是对这些知识点的详细解析： 1. ASIC（Application-Specific ...
4进制加法计数器 VHDl
05-25
4进制加法计数器 VHDL 实验 4进制加法计数器 4进制加法计数器
华为中兴FPGA面试题目
03-03
### 华为中兴FPGA面试题目解析 #### 1. 同步逻辑与异步逻辑 - **同步逻辑**：指电路中的各个部分都受到同一个时钟信号控制，电路状态的变化只会在时钟信号的有效边沿（如上升沿或下降沿）发生。这种逻辑类型确保了...
例化4个JK触发器实现4位计数
m0_68791333的博客
05-23 3763
4位计数器
（23）FPGA面试技能提升篇（SSC接口、V35接口）
m0_46498597的博客
04-24 1302
1.1 FPGA面试技能提升篇23（SSC接口、V35接口） 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）FPGA面试技能提升篇23（SSC接口、V35接口）； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等
异步四进制加法计数器
weixin_42048463的博客
10-26 1万+
【2021山东大学数字逻辑实验6】 八位寄存器
Elford的博客
07-10 4525
1、实验内容 ①采用D触发器实现同步模4可逆计数器 在掌握同步时序逻辑电路设计方法的基础上，要求采用D触发器、二输入与非门、三输入与非门和异或门设计一个可逆模4计数器，其框图如图3.11所示，其中CP为计数脉冲输入端，CON为可逆计数器的控制端（CON=1进行加计数，CON=0进行减计数），Q2Q1位计数输出端，Z为进位端。同步模4可逆计数器原理图如图3.12所示。 ②采用JK触发器实现同步模4可逆计数器 实验原理如教材所示： 2、实验原理图 ①用D触发器实现： 引脚分配图： ②用JK触发器实现：
用D触发器搭建计数器
qq_38374491的博客
07-29 2万+
按真值表推算出关系，按照公式画模4计数器 我画出来的是这样的，但是我之前在网上看到的是只有D触发器的，那又是怎么回事呢？ 于是我根据电路画出波形图就一目了然了。 只有D触发器的模4计数器，巧妙之处在于将前一级D触发器的Q’作为后一级D触发器的时钟输入。 模8计数器类似的。 ...
数字逻辑实验:同步模4可逆计数器
2203_75477002的博客
02-03 4285
数字逻辑实验,使用74HC175和74HC86实现同步模4可逆计数器
用D触发器做四进制计数
07-28
使用D触发器实现四进制计数的方法如下： ```verilog module count4(clk, reset, d, q); input clk, reset; input \[1:0\] d; output \[1:0\] q; reg \[1:0\] q; always @(posedge clk or negedge reset) begin if (~reset) begin q <= 2'b00; end else begin q <= d; end end endmodule ``` 在这个模块中，我们使用了一个D触发器来实现四进制计数。输入信号`d`是一个两位的二进制数，表示下一个计数的值。输出信号`q`是一个两位的二进制数，表示当前的计数值。 在时钟上升沿或复位信号下降沿时，根据复位信号的状态，我们将`q`的值设置为0或者`d`的值。当复位信号为低电平时，我们将`q`设置为0，表示重新开始计数。当复位信号为高电平时，我们将`q`设置为`d`的值，表示继续计数。 这样，我们就可以使用D触发器来实现四进制计数。 #### 引用[.reference_title] - *1* *2* [jk触发器改为四进制_四位二进制计数器这样接成十进制计数器](https://blog.csdn.net/weixin_39598094/article/details/110070401)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] - *3* [（36）FPGA面试题D触发器实现4进制计数器](https://blog.csdn.net/m0_46498597/article/details/116426325)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值