Verilog specify 块语句

最新推荐文章于 2024-09-17 15:02:08 发布

Elanie1024

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本文链接：https://blog.csdn.net/Elanie1024/article/details/128576192

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本文详细介绍了Verilog中的specify块语句，用于描述路径延迟和时序检查。内容涵盖并行连接、全连接、边沿敏感路径、条件路径和门延迟路径的实例，帮助理解specify块在电路建模中的应用。

摘要由CSDN通过智能技术生成

关键词： specify，路径延迟

路径延迟用关键字 specify 和 endspecify 描述，关键字之间组成 specify 块语句。

specify 是模块中独立的一部分，不能出现在其他语句块（initial, always 等）中。

specify 块语句主要有以下功能：

指定所有路径中引脚到引脚的延迟；

定义 specparam 常量；

在电路中设置时序检查。

并行连接

每条路径都有一个源引脚和目的引脚，将这些路径的延迟依次用 specify 语句描述出来，称为并行连接。

并行连接用法格式如下：

(<source_io> => <destination_io>) = <delay_value> ;

一个带有路径延迟的 4 输入的与逻辑模块模型描述如下：

实例

module and4(
   output       out,
   input        a, b, c, d);

   specify
      (a => out) = 2.5 ;
      (b => out) = 2.5 ;
      (c => out) = 3.5 ;
      (d => out) = 3.5 ;
   endspecify

   wire         an1, an2 ;
   and          (an1, a, b);
   and          (an2, c, d);
   and          (out, an1, an2);
endmodule

可以用关键字 specparam 在 specify 块中定义延迟数值常量，然后赋值给路径延迟。

specparam 定义的常量只能在 specify 块内部使用。

实例

   specify
      specparam ab_2_out = 2.5 ;
      specparam cd_2_out = 3.5 ;
     
      (a => out) = ab_2_out ;
      (b => out) = ab_2_out ;
      (c => out) = cd_2_out ;
      (d => out) = cd_