SystemVerilog/Verilog中的仿真延时建模之模块路径延时（specify）

目录

一 概要

二 连接方式概述

2.1 并行连接

2.2 全连接

三 模块路径概述

3.1 简单路径

3.2 边沿敏感路径

3.3 条件相关路径(状态依赖路径)

3.4 门延迟路径

四  延迟交叠情况

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一 概要

模块路径延迟，描述的是模块中信号从源端到目的端传输的延迟。

路径以及对应的延迟是在模块中的specify块中指定的,其中信号源端一般为input或者inout,而目的端则只能为output或者inout.在specify中指定的模块路径,常见的形式主要三种,分别是：

1. 简单路径(Simple Path),
2. 边沿敏感路径(Edge Secsitive Path)
3. 条件相关路径(State-dependent Path)

以上三种路径中，根据源端和目的端之间路径的可能连接方式又分为两种：

1. 并行连接(Parallel Connection)
2. 全连接(Full Connection)

二 连接方式概述

2.1 并行连接

每条路径都有一个源