Verilog中的specify block和timing check

在ASIC设计中，有两种HDL construct来描述delay信息：

1)Distributed delays：通过specify event经过gates和nets的time，来描述delay;

   对于net和gate都有三种delay信息： 1)rise delay   2)fall delay    3)transition to high-impedance value

             只有一种delay时，所有change都使用这种delay，两个delay值时，才分为rise/fall

   每一种delay信息又分为：min：typical：max三种。

   gate和net的model例子：

           

           

     但是trireg类型的变量一般建模cap的信号：第三个delay信息表示他storage的信号值不再保证的时间；

           

2)Module path delays：通过描述event从source(input/inout port)到destination(output/inout port)的time，来描述delay;

使用specify......endspecify来进行描述。

 

在specify block中一般有三种信息：

1)various paths across the module;

2)Assign delays to those paths;

3)Perform timing check;