11，FPGA_Verilog基础篇：关系操作符简介

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分类专栏： FPGA_Verilog基础篇 文章标签： fpga开发
于 2024-06-11 01:51:45 首次发布
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19，FPGA_Verilog基础篇：verilog之任务用法-CSDN博客

20，FPGA_Verilog基础篇：verilog之任务与函数用法比较-CSDN博客

21，FPGA_Verilog基础篇：verilog之宏define介绍-CSDN博客

22，FPGA_Verilog基础篇：verilog之条件编译指令介绍-CSDN博客

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30（结束篇），FPGA_Verilog基础篇：verilog中的数值运算规则总结-CSDN博客

///

关系操作是针对两个数值进行的，其两个操作数既可以是无符号数，也可以是有符号数，实际的FPGA应用时，咱们用到的关系操作符也就只有8种，如下表所示：

符号

名称

结果

备注

>

大于

比较2个操作数，前者大于后者，结果为真（1），否则为假（0）

可综合

<

小于

比较2个操作数，前者小于后者，结果为真（1），否则为假（0）

可综合

>=

大于或等于

比较2个操作数，前者大于或等于后者，结果为真（1），否则为假（0）

可综合

<=

小于或等于

比较2个操作数，前者小于或等于后者，结果为真（1），否则为假（0）

可综合

==

逻辑相等

比较2个操作数，如果各位均相等，结果为真（1），否则为假（0）。如果其中任意一个操作数含有x或z，则结果为x

可综合

!=

逻辑不等

比较2个操作数，如果各位不完全相等，结果为真（1），否则为假（0）。如果其中任意一个操作数含有x或z，则结果为x

可综合

===

case相等

2个操作数比较，如果各位（包括x和z）均相等，结果为真

不可综合

!==

case不等

2个操作数比较，如果各位（包括x和z）不完全相等，结果为真

不可综合

注意，只有前6种关系操作符在FPGA内部是可综合的，“===”和“!==”不可综合！

另外，博主小飞在前面博客也提过，部分关系运算操作可用逻辑操作来实现，如下表所示：

关系操作

逻辑操作

a==b

!(|(a^b))

a!=b

|(a^b)

在需要进行数据比较操作的代码中，如果直接采用关系操作符，可以不用注释；但是如果用了逻辑操作来替代关系操作，还不给代码注释，就会被认为人品有问题了，后果很严重噢！

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21，FPGA_Verilog基础篇：verilog之宏define介绍
FPGA_LOVE的博客
06-12 2529
11，如有可能，就把所有的宏定义放到一个宏定义文件（例如global_define.h），而且在编译时要先用 'include “global_define.h”读这个文件，这样保证了在需要这些宏定义的时候，它们就已经存在；最后再强调一点：宏定义的作用范围由宏定义开始，对本文件后续读入的文件始终保持有效，直到另一个宏定义改变这个宏定义的值，或者使用'undef取消这个宏定义。换句话说，就是综合软件见到定义的宏，就用这个宏代表的文字替代这个宏的位置，这就是一个文字替代的工作。”的，这点我们要特别注意。
22，FPGA_Verilog基础篇：verilog之条件编译指令介绍
FPGA_LOVE的博客
06-12 276
但是有时我们希望对其中的一部分内容只有在条件满足时才进行综合，也就是对一部分内容指定综合的条件，这就是所谓的“条件编译”。有时，希望当满足条件时对一组语句进行综合，当条件不满足时则对另外一组语句进行综合。“operations”为条件满足时的操作；只要例子4 的“TEST_BENCH”被定义，无论宏定义的值是多少或者没有值，例子3的条件编译都只执行“real pi = 3.1415926;最后说明一下，所有的宏定义和条件编译，乃至后文将要介绍的其它宏，都是在综合软件里起作用，在电路里是不会直接看出来的。
12，FPGA_Verilog基础篇：拼接运算符简介
FPGA_LOVE的博客
06-11 628
Verilog语言玩的好不好，看的就是代码里的拼接操作搞的溜不溜”。平时开发逻辑代码的时候要多用拼接操作，有时候会事半功倍。但是，拼接操作在代码中的最大问题就是：代码的可读性会降低。所以使用拼接操作时，请一定要加上注释！在verilog语言中，拼接运算符是很好用、很常用的，但是其用法比较苛刻，因此常常遇到编译不过的问题。“位宽必须已知且不可变”这个要求非常重要，实践中无数次拼接运算符的报错就是不满足上面的要求。其中，信号signal既可以是常数也可以是变量，但是位宽必须已知且不可变。
6，FPGA_Verilog基础篇：verilog语言的操作符
FPGA_LOVE的博客
06-11 281
这些操作符之间的优先级并不是并列的，和四则运算的乘除优先情况类似，操作符之间有明确的执行顺序，其中括号“()”的优先级最高。本篇博主介绍verilog语言的操作符，由于这些操作符大多数都是平时在工程中经常使用的，因此在这里先完整的罗列出来，后面的博文会细说这些操作符的用法。上面的有括号和无括号运算，结果都是一致。但我们在写代码时，肯定是选择第二种，第一种写法需要避免，所以我们在写代码时一定要多用括号，这样才不容易出错！
26，FPGA_Verilog基础篇：verilog之常数规则
FPGA_LOVE的博客
06-13 1516
基数为 d、D、h、H、o、O、b 或 B，分别表示基数为十进制、十六进制、八进制和二进制，基数之前是一个可选的单个字符 s（或 S），以表示为有符号数（当常数为无符号数时，该字符可以省略），基数前面是单引号字符（’），且单引号字符和基数之间不能含有空格。hex_digit 的数字包含：x_digit | z_digit | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9| a | b | c | d | e | f | A | B | C | D | E | F。
14，FPGA_Verilog基础篇：verilog移位与拼接实现
FPGA_LOVE的博客
06-11 625
拼接操作的另一个用处就是替代移位操作，它不仅可以代替verilog语言里规定的逻辑移位和算术移位操作，甚至可以完成所谓的循环移位操作，可以说拼接操作用法非常的广泛！//有符号拼接操作表示。
4，FPGA_Verilog基础篇：信号声明类型
FPGA_LOVE的博客
06-09 932
在verilog-2001中，wire和reg变量都可以声明为数组，而且数组可以是多维的，既可以引用单个元素（full array-word）,也可以引用单个元素的几位，而且多维数组是可以综合的。Verilog中，标量指的是只具有1bit位宽的变量，如上面举例的wire和reg声明，而向量表示具有多个比特位宽的wire或reg变量。verilog中所说的寄存器类型变量与真实的硬件寄存器是不同的，寄存器类型变量指的是一个存储数值的变量。另外wire类型信号不允许初始化，但下文要说的reg类型信号则允许。
23，FPGA_Verilog基础篇：verilog之参数parameter介绍
FPGA_LOVE的博客
06-12 465
6，一个没有范围定义的参数，有符号类型说明或没有类型说明，并且分配给它的值的范围是不确定的，那么就应该有一个隐含的范围，lsb 等于 0，msb为 31。5，没有范围定义的参数，无论是有符号类型定义还是没有类型定义，都应该有一个隐含的范围，其中 lsb 等于 0，msb 等于分配给参数的值的范围减1。4，具有类型定义和范围定义的参数声明的符号和范围都是确定好的，参数的符号和范围不受赋值的符号和范围影响。1，参数被赋值后，没有类型或范围定义的参数声明应默认为分配给该参数的值的类型和范围。
10，FPGA_Verilog基础篇：verilog移位操作
FPGA_LOVE的博客
06-11 544
操作数左移n位相当于乘以2的n次幂，操作数右移n位相当于除以2的n次幂，这种特性在实际应用中非常有用！另外，需要注意不管是上述的哪种移位操作，移位的位数必须是常数值。8’b1000_1101
FPGA.rar_FPGA 高级_FPGA开发_fpga_fpga高级
09-19
读者将通过此书学习到如何定义模块、数据类型、操作符，以及如何进行时序和并行控制结构的设计，为FPGA编程打下坚实基础。 virtex4 资源.pdf很可能提供了关于Xilinx Virtex-4系列FPGA的详细资源信息。Virtex-4是...
verilog_circuits.rar_logic_verilog_verilog logic
09-22
本篇文章将深入探讨Verilog在逻辑电路设计中的核心概念、语法特点以及实际应用。 一、Verilog语言基础 1. 数据类型：Verilog提供了多种数据类型，如wire、reg、integer、real等，它们对应不同的硬件资源。其中，...
VerilogHDL那些事儿_建模篇（for DB4CE15）_verilog建模_
10-04
`assign`语句用于实现组合逻辑，而逻辑操作符如`^`（异或）、`&`（与）和`|`（或）则用于表达电路功能。 在Verilog中，我们还可以使用`always`块来描述时序逻辑。`always`块内部的代码会在特定事件触发时执行，如...
Verilog FPGA设计：条件操作符与电路描述
"这篇资料主要介绍了FPGA的基础知识，特别是Verilog HDL语言中的条件操作符，以及Verilog的历史、用途和语言特点。" 在 FPGA 设计中，Verilog HDL 是一种常用的硬件描述语言，它允许工程师用类似于 C 语言的语法来...
时序逻辑-延一拍/打一拍？
qq_38471068的博客
09-30 1256
如图 15‑5所示最右边的三根红色的竖线表达的就是这种效果，sys_rst_n被拉低后led_out没有立刻变为0，而是当syc_clk的上升沿到来的时候led_out才复位成功，在复位释放的时候也是相同原因。key_in在复位后的第一个时钟的上升沿来到时拉高，我们可以发现此时led_out并没有在同一时刻也跟着拉高，而在之前的组合逻辑中输出是在输入变化的同一时刻立刻变化的。我们这种分析最后的现象完全契合了延一拍的效果（直观上看到的波形是对齐的，其实我们要取的值是时钟上升沿前一时刻得值）
【FPGA开发】Modelsim仿真精度的坑
句点的博客
10-09 864
文章就在使用ZYNQ进行PLL实验仿真时，发现仿真结果与理论不符合，由此进行了一些探究，就此记录
XILINX MIG驱动
weixin_51418325的博客
10-09 1263
DATAMOVER的配置这里不再做介绍，结合上篇文章讲到DATAMOVER对BRAM进行读写操作，这里通过AXI桥再加一个MIG模块，MIG模块的配置和说明如下：1、Clock Period：设置DDR3的IO时钟频率，根据开发板上实际DDR3支持的最大时钟频率进行设置，MT41K256M16TW-107IT最大支持933MHz的接口时钟，本次设计设置为400MHz的数据时钟。
【读书笔记·VLSI电路设计方法解密】问题6：超大规模集成电路（VLSI）设计实现的主要方法是什么
moon9999的博客
10-09 272
总的来说，平台ASIC在与ASIC相比时，用较短的上市时间和较低的开发成本交换了部分性能优势。平台ASIC方法正在获得动力，因为与ASIC相比，它具有相对较低的NRE成本。但对于非常大批量的产品，其单位成本可能高于ASIC。
关于FPGA的一些专用术语和coding事项
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杨飞的博客
10-12 137
在 FPGA (Field-Programmable Gate Array) 设计流程中，Floorplanner 是一个重要的工具，用于进行物理设计阶段的布局规划。Floorplanner 工具可以帮助设计者优化 FPGA 设计的物理布局，以满足特定的性能指标，如时序、功耗和面积等。示例：假设你正在使用一个特定的 FPGA 开发工具，比如 Xilinx Vivado 或 Altera Quartus II，Floorplanner 会是这些工具套件的一部分，用于完成物理设计阶段的工作。
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