5,verilog仿真语法模版_信号赋值

Signal assignment

1.assign用法

  assign <reg> = <value>;

2.deassign用法

 deassign <reg>;

3.force用法 

  force <wire_or_reg> = <value>;

4.release用法

   release <wire_or_reg>;

5.信号初始化

1)Initial初始化

initial begin

    <reg> = 8'h00;

end
//
initial begin

      <reg> = 1'b0;

end

2)Reg声明初始化

//
reg [7:0] <name> = 8'h00;
//
reg <name> = 1'b0;

6.电源/地

//(1)地：   
supply0 <name>;

//(2)电源：
supply1 <name>;

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