verilog学习|《Verilog数字系统设计教程》夏宇闻第三版思考题答案（第七章）

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分类专栏： Verilog 文章标签：学习 fpga开发

于 2022-07-18 18:38:06 首次发布

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《Verilog数字系统设计教程》夏宇闻第三版思考题
答案合集：个人主页verilog专栏中

1.为什么在多模块调试的情况下$ monitor需要配合$ monitoron和 $monitoroff来工作?

$ monitoron和 $ monitoroff 任务的作用是通过打开和关闭监控标志来控制监控任务$ monitor的启动和停止，这样使得程序员可以很容易地控制$ monitor何时发生。$ monitoron则用于打开监控标志，启动监控任务$ monitor 。通常在通过调用$ monitoron来启动$ monitor时不管$ monitor参数列表中的值是否发生改变，总是立刻输出显示当前时刻参数列表中的值，这用于在监控的初始时刻设定初始比较值。在默认情况下，控制标志在仿真的起始时刻就已经打开了。在多模式调试的情况下，许多模块中都调用了$ monitor, 因为任何时刻只能用一个$ monitor起作用,因此需配合$ monitoron与$ monitoroff使用，把需要监视的模块用$ monitor打开，在监视完毕后及时用$ monitoroff关闭，以便把$monitor 让给其他模块使用。.

2.请用$random配合求模运算编写:

(1）用于测试的跳变沿抖动为周期1/10的时钟波形。

(2）随机出现的脉宽随机的窄脉冲。

module random_pulse(dout);
output	[9:0]	dout;
reg		[9:0]	dout;

integer delay;
initial
	begin
	#10	dout = 0;
	for(k=0;k<100;K=K+1)
		begin
		delay = {$random}%10;
		#delay	dout = 1;
		#delay	dout = 0;
		end
	end
endmodule

3.Verilog的编译预处理与C语言的编译预处理有什么不同?

Verilog的编译预处理，在编译处理命令之前要以 ‘ ` ’ 开头

4. 请仔细阐述 `timescale编译预处理的作用?

`timescale命令用来说明跟在该命令后的模块的时间单位和时间精度。使用 'timescale命令可以在同一个设计里包含采用了不同的时间单位的模块。

5.不同`timescale定义的多模块仿真测试时需要注意什么?

如果在同一个设计里，多个模块中用到的时间单位和时间精度单位不同，需要用到以下的时间结构:
（1）用`timescale命令来声明本模块中所用到的时间单位和时间精度;
（2）用系统任务$printtimcscale来输出显示一个模块的时间单位和时间精度；
（3）用系统函数 $tirme 和 $realtime及%t 格式声明来输出显示 EDA工具记录的时间信息。