FPGA工程建立步骤

1、双击打开Vivado软件；

2、点击“Create Project”，弹出对话框，点击“Next”;

  

3、输入工程名字，并选择保存路径，注意：工程名字和存储路径均不能出现中文，只能由英文字母、数字和下划线组成，且命名的第一个字符最好为英文字母；继续点击Next；

4、选择“RTL Project”，并勾选“Do not specify at this time”，注，此处是在创建完工程后，再添加文件，所以勾选此项；点击“Next”；

5、此页面是选择开发芯片的型号。本例程用的芯片是xc7z020clg400-2。在搜索框搜出对应型号，或通过过滤器搜索出对应型号，选中，并点击“Next”；

6、弹出工程总结页面，点击“Finish”，完成工程创建。弹出开发界面。

7、如果在工程向导中器件选择错误，可以点击蓝色字体进行修改；

8、点击“Add Sources”即“加号”，添加Verilog语言。

9、选择第二个，“Add or create design sources”。注：第一个是添加约束文件；第二个是添加设计文件；第三个是添加仿真文件。点击Next；

10、弹出如下界面，如果有事先准备好的文件，点击“Add Files”，没有的话，点击“Create Files”；

11、给添加的Verilog文件命名，一般顶层的命名与工程名保持一致；点击OK；

12、添加完成后，点击Finish；

13、弹出如下界面，提醒我们是否定义一些模块的端口信号，我们不做定义，直接点击OK；

14、双击红色方框处，即可打开文件。

15、依次点击如下按钮，可对编辑文档的字体大小等信息进行调整；设置完成后，点击Apply，再点击OK；

16、如下界面，即可进行FPGA开发。