静态时序分析概述

  静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。它不需要激励向量，可以报出芯片中所有的时序违例，并且速度很快。

    通过静态时序分析，可以检查设计中的关键路径分布；检查电路中的路径延时是否会导致setup违例；检查电路中是否由于时钟偏移过大导致hold违例；检查时钟树的偏移和延时等情况。此外静态时序分析工具还可以与信号完整性工具结合在一起分析串扰问题。常用的静态时序工具是PrimeTime。

下面主要阐述一下静态时序的分析原理：静态时序分析工具读入门级网表、时序约束等信息，然后进行静态时序分析。分析过程可以分为3步：

1）将电路分解为时序路径，即将电路转换为时序路径的集合。时序路径是一个点到点的数据通路，数据沿着时序路径进行传递。它的起点是输入端口或者寄存器的时钟，终点是输出端口或者一个寄存器的输入引脚，每个路径最多只能穿过一个寄存器。这样时序路径就可以划分为：输入端口到寄存器、寄存器到寄存器、寄存器到输出端口、输入端口到输出端口。如下图所示，分析其时序路径：

 

根据时序路径的定义，我们可以找到4条时序路径：从输入端口