N+0.5分频器的verilog实现

上篇文章中主要讲了一下奇数分频的实现，本篇文章说明一下N+0.5分频器如何设计。本篇文章以5.5分频为例进行说明。对于N+0.5分频，没有办法实占空比为50%，因此我们实现占空比为1/(N+0.5)的分频器，即在0.5个周期实现高电平即可。

先说一种设计思路：通过两个分频时钟的与操作实现。两个分频时钟的占空比均为（N+1）/(2*N+1),对于5.5分频电路来讲，其占空比为6/11，不过这两个分频时钟一个是基于时钟上升沿触发一个是基于时钟下降沿触发，并且时钟的初始化值相反，这样将这两个时钟相与就可以得到5.5分频的电路了。

实现的代码如下：

module half_div #(parameter N = 5)(
input clk_in,
input rst,
output clk_out);

reg [3:0] cnt1;
reg [3:0] cnt2;
reg div1;
reg div2;

always@(posedge clk_in or negedge rst)
begin
 if(!rst)
 begin
 cnt1<=3'b0;
 div1 <= 0;
 end
 else 
 begin
    cnt1 <= cnt1 + 1'b1;
	if(cnt1 == 2*N)
	begin
	  cnt1 <= 0;
	end
	else if(cnt1 == N+1|| cnt1 == 0)
	begin
	  div1 = ~div1;
	end
 end
end

always@(negedge clk_in or negedge rst)
begin
  if(!rst)
  begin
    cnt2 <= 3'b0;
	div2 <= 1&#