动态随机存取存储器

一.DRAM存储器

动态RAM（DRAM）

因为该存储器必须定时刷新，才能维持其中的信息不变；

DRAM的存储元

由MOS晶体管和电容组成的记忆电路；

电容上的电量来表现存储的信息；

充电—1，放电—0。

结构形式

四管存储元，单管存储元

二.记忆原理

读操作

字线选中存储元；

若存储元中保存数据“0”，即Cs上无电荷；

则位线上无电流，读出0；

若存储元中保存数据“1”，即Cs上无电荷；

则位线上有电流，读出1；

写操作，是通过位线上的电流对Cs的充电（写1）、放电（写0）的过程；

 

 三.逻辑结构

 

 外部地址引脚比SRAM减少一半;

存储芯片集成度高，体积小；

送地址信息时，分行地址和列地址分别传送；

内部结构：比SRAM复杂

刷新电路

用于存储元上的信息刷新，以行为单位；

刷新计数器的位数与行译码器的输出位数相同；

行、列地址锁存器

用于保存完整的地址信息；

使用行选通信号 和列选通信号 锁存地址；

DRAM控制电路的构成

地址多路开关

刷新时需要提供刷新地址，非刷新时需提供读写地址；

刷新定时器

间隔固定的时间提供一次刷新请求；

刷新地址计数器

刷新按行进行，用于提供对所要刷新的行进行计数；

仲裁电路

对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定；

定时发生器

提供行地址选通/RAS、列地址选通/CAS和写信号/WE。

四.读写周期

 

 五.DRAM刷新

DRAM的刷新方式

集中式刷新

在一个刷新周期内，利用一段固定时间，依次对存储矩阵的所有行逐一刷新，在此期间停止对存储器的读/写操作；

存在死区时间，会影响CPU的访存操作；

分散式刷新

也称异步式刷新；

在一个刷新周期内，分散地刷新存储器的所有行；

既不会产生明显的读写停顿，也不会延长系统的存取周期；

同步操作:处理器访问SDRAM时，SDRAM的所有输入信号均在系统时钟CLK的上升沿被存储器内部电路锁定SDRAM的所有输出信号均在系统时钟CLK的上升沿被输出。这样做的目的是使SDRAM的操作在系统时钟CLK的控制下，与系统的高速操作严严格同步进行。CKE为时钟使能信号，只有该信号有效时，时钟输入才能作用于SDRAM芯片。

多存储体配置:为了进一步提高存取速度和减少内部操作冲突,SDRAM的存储体被拆分为多个相互独立的存储体(bank)。这种内部组织结构可以支持流水线方式的并行操作。各存储体可同时和独立工作，也可选择顺序工作或交替工作。例如，当一个存储体正在刷新时，另一个存储体可以进行正常的读写操作，从而提高存取速度。通常由片内地址线的最高一位或若干位选择存储体。

命令控制:传统的异步DRAM是根据控制信号的电平组合选择工作方式的,而SDRAM将一组控制信号的电平编码组合为“命令”。例如，RAS、CAS、WE、CS以及特定地址线的不同组合分别代表激活存储体（active,所有存储体在读/写之前都必须被激活)、读、写、预充等不同的命令。

摸式寄存器:在SDRAM加电后必须先对模式寄存器进行设置，控制SDRAM工作在不同的操作模式下。在模式寄存器中可以设置CAS延迟、突发类型、突发长度和测试模式等。和DDAM的功能差异。