动态随机存取存储器(DRAM存储器)

本文深入探讨动态随机存取存储器(DRAM)的存储元工作原理,介绍DRAM芯片的逻辑结构,包括行地址锁存器、列地址锁存器、刷新计数器等组件,并讨论DRAM的读/写时序。此外,还提到了CDRAM——一种结合了SRAM高速缓冲的DRAM,以及其如何提高性能和存储模块的组织方式。
摘要由CSDN通过智能技术生成

一.DRAM存储元的工作原理

SRAM存储器的存储位元是一个触发器,它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路,如图所示。

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 二.DRAM芯片的逻辑结构

如图a所示是一幅 1M×4位DRAMS片的管脚图,其中有两个电源脚、两个地线脚,为了对称,还有一个空脚(NC)。

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 图(b)是该芯片的逻辑结构图。与SRAM不同的是:     1. 增加了行地址锁存器和列地址锁存器。由于DRAM存储器资量很大,地址线宽度相应要增加,这势必增加芯片地址线。为避免这种情况,采取的办法是分别传送地址码。若地址码宽度为10位,先传送地址码RAS打入到行地址锁存器;然后传送地址码AO~A19,由列选通信号CRS打入到列地址锁存器

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