一些芯片设计的冷知识

关于芯片物理版图

芯片物理版图是一种用来描述集成电路内部结构和连接的图形文件，它是芯片设计的最终结果，也是芯片制造的依据。芯片物理版图中包含了各种工艺层的信息，例如多晶硅层、金属层、活性区层、接触层等，每一层都有不同的颜色和形状，表示不同的功能和特性。芯片物理版图通常采用GDSII格式存储，这是一种通用的二进制文件格式，可以被不同的EDA工具识别和处理。

关于EDA

EDA是Electronic Design Automation的缩写，意思是电子设计自动化，它是指利用计算机辅助设计（CAD）软件，来完成超大规模集成电路（VLSI）芯片的功能设计、综合、验证、物理设计（包括布局、布线、版图、设计规则检查等）等流程的设计方式。

EDA软件可以根据电路设计图（也称为原理图或HDL代码）生成芯片物理版图，但这个过程并不是一步到位的，而是需要经过多个步骤和工具的协作和优化。一般来说，EDA软件生成芯片物理版图的流程如下：

• 逻辑综合：这是将电路设计图转换为门级网表的过程，门级网表是由基本逻辑门（如与门、或门、非门等）和触发器（如D触发器、JK触发器等）组成的电路结构，它可以反映电路设计图的功能和性能。逻辑综合需要设定约束条件，就是希望综合出来的电路在面积、时序等目标参数上达到的标准；逻辑综合还需要指定基于的库，使用不同的综合库，在时序和面积上会有差异。常用的逻辑综合工具有Synopsys的Design Compiler，Cadence的PKS，Synplicity的Synplify等。
• 布局规划：这是在确定芯片的总体尺寸和形状后，将芯片中的各个模块（如IP核、存储器、I/O引脚等）分配到合适的位置的过程，布局规划需要考虑各个模块之间的连接关系、信号延迟、功耗分布、热效应等因素，以优化芯片的性能和可靠性。布局规划后，芯片的大小，Core的面积，Row的形式、电源及地线的Ring和Strip都确定下来了。常用的布局规划工具有Cadence的Encounter/Innovus，Synopsys的ICC等。
• 时钟树综合：这是在布局规划后，对芯片中的时钟信号进行专门的布线设计的过程，时钟信号在数字芯片中起着全局指挥作用，它需要对称地分配到各个寄存器单元，以保证时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。时钟树综合需要考虑时钟频率、抖动、偏移等因素，以提高芯片的时序性能。常用的时钟树综合工具有Cadence Encounter/Innovus, Synopsys ICC, Synopsys PrimeTime SI等。
• 布局布线：这是将门级网表转换为具体的物理版图的过程，包括标准单元（如基本逻辑门电路）的放置和各种层之间的走线。布局布线需要遵循特定工艺的设计规则（如最小宽度、最小间距等），以保证版图可以被正确地加工出来。布局布线还需要考虑面积、功耗、时序、噪声、串扰等因素，以优化芯片的质量和效率。常用的布局布线工具有Cadence Encounter/Innovus, Synopsys ICC, Synopsys Astro等。
• 物理验证：这是在完成物理版图后，对其进行检查和修正的过程，主要包括以下几个方面：
  • 设计规则检查（DRC）：这是检查物理版图是否符合工艺设计规则的过程，如果发现任何违反规则的地方，就需要进行修改。常用的设计规则检查工具有Synopsys的Hercules/ICV，Cadence的Assura/PVS，Mentor的Calibre等。
  • 布局与网表比较（LVS）：这是检查物理版图是否与门级网表在功能上完全一致的过程，如果发现任何不匹配或缺失的地方，就需要进行调整。常用的布局与网表比较工具有Synopsys的Hercules/ICV，Cadence的Assura/PVS，Mentor的Calibre等。
  • 寄生参数提取（PEX）：这是从物理版图中提取出电阻、电容、电感等寄生参数的过程，这些参数会影响电路的性能和信号完整性，需要进行后仿真和分析。常用的寄生参数提取工具有Synopsys的Star-RC, Cadence的QRC, Mentor的Calibre XRC等。
  • 时序验证（STA）：这是基于寄生参数提取的结果，对电路的时序性能进行验证的过程，主要检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例，如果发现任何时序问题，就需要进行优化。常用的时序验证工具有Synopsys的PrimeTime, Cadence’s Tempus等。
  • 信号完整性分析（SI）：这是基于寄生参数提取的结果，对电路的信号质量进行分析的过程，主要检查电路是否存在噪声、串扰、反射等问题，如果发现任何信号完整性问题，就需要进行改善。常用的信号完整性分析工具有Synopsys PrimeTime SI, Cadence Sigrity, Ansys Totem/Redhawk等。

物理版图验证完成后，就可以将GDSII文件交给芯片代工厂（称为Foundry），在晶圆硅片上通过多道工艺步骤（如光刻、刻蚀、离子注入、沉积等）实现芯片的制造，再进行封装和测试，就得到了我们实际看见的芯片。

关于芯片逆向分析

芯片物理版图逆向设计，是指通过对芯片内部电路的提取和分析，还原出芯片的设计思想、技术原理、工艺制造、结构机制等方面的内容。这种方法可以用来验证设计框架或者分析信息流中的技术问题，也可以帮助新的芯片设计或者产品设计方案。

芯片物理版图逆向设计的流程一般包括以下几个步骤：

• 芯片前处理：这是反向分析的基础性环节，它包括封装去除、管芯解剖、图像采集和图像处理等步骤，通过前处理可以得到包含参考芯片所有版图信息的芯片图像数据库。
• 网表提取：这是基于芯片图像进行单元、互连线等各种版图元素的识别，并得到芯片网表的过程。网表提取的质量和速度直接影响后续整理、仿真、LVS等方方面面的工作。
• 电路整理分析：这是对提取得到的网表（或平面电路图）进行层次化整理和功能分析的过程，通过这一步可以了解参考芯片的设计思想、技巧和特点。
• 电路或逻辑仿真：这是通过仿真软件对电路进行性能验证和优化的过程，可以检查网表提取的正确性，也可以修正由于工艺移植带来的器件参数值的偏差。
• 版图设计：这是参照图像背景，按照目标工艺的设计规则进行版图绘制的过程。版图绘制完成后，还需要同网表进行LVS验证，以发现网表提取或版图绘制中的错误，从而提高芯片仿制的成功率。
• 后仿真：这是对版图进行时序、功耗等性能验证和优化的过程，以保证移植后的版图满足设计要求。
• 芯片制造：这是将版图转换为掩膜板，并通过流片生产、芯片封装和测试等步骤得到最终的芯片产品。

芯片物理版图逆向设计是一项非常复杂和困难的工作，它需要专业的设备、软件和人员。随着集成电路工艺的不断发展，芯片内部结构越来越复杂，反向分析也越来越难以进行。因此，反向分析并不能完全替代正向设计，而只能作为正向设计有益的补充。在实际设计中，正向设计和反向分析经常结合使用，以达到学习、吸收、再创新的目的。