教程——Basys3开发板实现示波器设计

注：本博文所需工程文件下载链接：http://download.csdn.net/detail/lzy272942518/8850021

一、目的

1）掌握基于v文件的vivado工程设计流程

2）学习示波器的基本组成结构

 

二、原理介绍

数字存储示波器能够将模拟信号进行采样、存储以及显示。本系统在Basys3上构建了一个简易数字存储示波器，简化框图如下：

 

原理：首先，AD模块对模拟信号进行采样，触发电路根据采样信号判断触发条件（例如：上升沿触发）。满足触发条件后，连续采样一定数量的点（本系统中为640个点），存储到RAM中。峰峰值、频率计算模块对RAM中储存的波形数据进行计算，得到波形的频率以及峰峰值；VGA模块将波形显示出来，并显示计算得到的峰峰值和频率数值。

本实验通过调用Basys3板上芯片中的ADC模块，对外部电压信号进行采样、存储，并通过VGA显示器将波形显示出来。

在Basys3上电之前，需要提前将Basys3与VGA连接好，并准备好一台信号发生器。

 

三、步骤：

1、创建新工程

1）  打开Vivado2014.4设计开发软件，选择CreateNew Project.

 

2）在弹出的创建新工程的界面中，点击Next，开始创建新工程。

      

3）在Project  Name界面中，将工程名称修改为Oscilloscope，并设置好工程存放路径。同时勾选上创建工程子目录的选项。这样，整个工程文件都将存放在创建的Oscilloscope子目录中。点击Next。

   

4）在选择工程类型的界面中，选择RTL工程。由于本工程无需创建源文件，故将Do notspecify sources at this time(不指定添加源文件)勾选上。点击Next。

   

5）在器件板卡选型界面中，在Search栏中输入xc7a35tcpg236搜索本次实验所使用的Basys3板卡上的FPGA芯片。并选择xc7a35tcpg236-1器件。（器件命名规则详见xilinx官方文档）点击Next。

      

6）最后在新工程总结中，检查工程创建是否有误。没有问题，则点击Finish，完成新工程的创建。

 

 

2、添加已设计好的IPcore以及verilog文件。

工程建立完毕，我们需要将Oscilloscope这个工程所需的IP_Catalog文件夹复制到本工程文件夹下(IP_Catalog位于B3_lab\lab3\Oscilloscope\下)，并将所需的verilog文件也复制到本工程文件夹下（verilog文件位于B3_lab\lab3\Oscilloscope\HDL_files下）。

添加完后的本工程文件夹如下图：

              

1）在Vivado设计界面的左侧设计向导栏中，点击ProjectManager目录下的Project Setting。

                 

2）在Project Setting界面中，选择IP选项，进入IP设置界面。点击Add Respository...添加本工程文件夹下的IP_Catalog目录：

        

3）完成目录添加后，可以看到所需IP已经自动添加。点击OK完成IP添加。

          

4）上述步骤的目的是完成目录添加，接下来需要在本工程中添加IP核。在Project Navigator下的project manager目录下，点击IP Catalog选项：

                       

在IP Catalog界面的搜索栏，输入xadc，会出现xadc_v1_0的Ip。双击会打开ip配置界面，保持默认，点击ok，会弹出如下窗口。点击generate添加：

                   

同样的方式，添加vga ip以及debounce ip。另外，还需要一个clock ip。在IP Catalog界面的搜索栏中，输入clock，点击clocking wizard，打开clock ip的配置界面：

                

将IP的名字由clk_wiz_0修改为clock，然后增加几路clock的输出。这些不同频率的clock能提供不同的采样时钟。如下图红色框内所示：

将output clocks界面下方的reset以及locked勾掉，点击OK完成配置；

              

 

5）添加所需的verilog文件。在ProjectNavigator下的project manager目录下，点击add source选项：

                           

在弹出的Add sources界面中，勾选Add orcreate design source选项，点击next：

 

        

点击Add files，如下图：

          

选择所需的verilog文件，点击ok添加，如下图：

            

回到Add source界面，勾选上Copy sources into project选项，点击finish：

        

6）此时verilog文件添加完毕。点击工具栏window->Source，打开source窗口：

               

Source窗口显示如下：

                   

 

 

3、对工程添加引脚约束文件。

1）点击Project Manager目录下的Add Source。选择添加约束文件。点击next。

      

2）点击Add Files，进行文件添加。找到本工程所需约束文件的所在路径(约束文件位于B3_lab\lab3\Oscilloscope\constraints下)，点击OK进行添加。注意，要勾选copy constraints files into project。

        

3）点击Finish，完成约束文件添加。

 

4、综合、实现、生成bitstream

1）进行综合验证，如下图：

                   

2）完成综合验证后选择，Run Implementation。进行工程实现。

                       

3）工程实现完成后，选择Generate Bitstream，生成编译文件。

                   

4）生成编译文件后，选择Open Hardware Manager，打开硬件管理器。进行板级验证。

                   

5）打开目标器件，点击Open target。如果初次连接板卡，选择OpenNew Target。如果之前连接过板卡，可以选择RecentTargets，在其列表中选择相应板卡。

      

在打开新硬件目标界面中，点击Next进行创建。选择Local server，点击Next。

        

点击Next，再点击Finish，完成创建。

        

6）下载bit文件。

点击Hardware Manager上方提示语句中的Program device。选择目标器件。

     

检查弹出框中所选中的bit文件，然后点击Program进行下载。进行板级验证。

待下载bit成功后，可以将信号发生器的探头连接至Basys3的JXADC1的P极，并将JXADC1的N极连接信号发生器的地。本实验，简易示波器的可测电压范围为0-1V，频率为4KHz以下。可以在VGA上观测波形。如果波形显示比较密集，那就需要更改采样时钟——可以通过按Basys3板上的BTNC按键来改变采样时钟，以此来改变波形显示密集程度。