【紫光同创国产FPGA教程】【PGL50H第九章】OV5640 双目摄像头实验例程

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适用于板卡型号:

紫光同创PGL50H开发平台(盘古50K)

一:盘古50K开发板(紫光同创PGL50H开发平台)简介

盘古50K开发板(紫光同创Logos系列PGL50H关键特性评估板)采用核心板+扩展板的结构,并使用高速板对板连接器进行连接。

核心板由 FPGA+2 颗 DDR3+Flash+电源及复位构成,承担 FPGA 的最小系统运行及高速数据处理和存储的功能。FPGA 选用紫光同创 40nm 工艺的 FPGA(logos 系列:PGL50H-6IFBG484)。PGL50H 和 DDR3 之间的数据交互时钟频率最高到 400MHz,2 颗 DDR3 的数据位宽为 32bit,总数据带宽最高 25600(800×32)Mbps,充分满足高速多路数据存储的需求。

PGL50HFPGA带有4路HSST高速收发器,每路速度高达 6.375Gb/s,适合用于光纤通信和PCIe数据通信;电源采用多颗 EZ8303(艾诺)产生不同的电源电压。底板为核心板扩展丰富的外围接口, 预留 HDMI 收发接口用于图像验证及处理;预留的光纤接口、10/100/1000M 以太网接口,PCIE 接口,方便各类高速通信系统验证;预留一个 40pin 的 IO 扩展连接器,方便用户在开发平台基础上验证模块电路功能。
 

二、 Double_OV5640 双目摄像头简介:

Double_OV5640双目摄像头模组采用美国OmniVision(豪威)CMOS芯片图像传感器OV5640, 500W 像素,最大支持 QSXGA (2592x1944)的拍照功能,支持 1080P、720P、VGA、QVGA 视频图 像输出,支持自动对焦的功能、自动曝光控制(AEC)、自动白平衡(AWB)等。 (Double_OV5640 摄像头模组大家可在tb店铺自行购买) tb:小眼睛半导体 

 网址:https://h5.m.taobao.com/awp/core/detail.htm?ft=t&id=650327894519

Double_OV5640 模组图片  

三、实验目的

Double_OV5640 双目摄像头模组采集视频,通过 HDMI 输出到外部显示器。

四、实验设计

 1.OV5640 寄存器配置

FPGA 通过 I2C 接口配置 OV5640,在实验例程中已将 OV5640 配置成 720P@30 RGB565 格式 输出,大家可直接例化使用,关于寄存器配置,如想了解更多配置寄存器信息,可参考 OV5640 数据手册。

选择 RGB

选择 RGB565  

 

2.OV5640 的 RGB565 格式

摄像头输出的像素格式是 8bit RAW,所以 2 个 RAW 像素合成 1 个 16bit RGB565 像素。

 3.设计框图

 cmos_8_16b:将 cmos 的 8bit 数据拼成 16bit 数据;

fram_buf:DDR 读写控制;

sync_vg:产生 visa 时序;

ms72xx_ctl:配置 HDMI PHY;

五、实验现象

步骤 1:按图所示,连接 Double_OV5640 双目摄像头模组,HDMI 显示器。

注 1:实验例程请配合“小眼睛半导体”出品的 Double_OV5640 双目摄像头模组使用;

注 2:注意摄像头方向,插反或错位可能会损坏摄像头或开发板;

注 3:输出视频格式为 720P@30,有部分屏幕是不支持。

 打开工程顶层文件:hdmi_ddr_ov5647_top,二选一作为视频源输入,重新编译生成 sbit。 demo 已生成两种视频源的 sbit,大家可直接下载,观察实验现象。

步骤 3:

连接 HDMI 显示器、Double_OV5640 双目摄像头,将 sbit 下载到开发板中,实验现象如下:

 LED 指示:

 

 

 

FPGA读写OV5640摄像头显示例程 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。 本实验将采用 500 万像素的 OV5640 摄像头模组(模块型号:AN5640)为大家显示更高分辨率 的视频画面。OV5640 摄像头模组最大支持 QSXGA (2592x1944)的拍照功能,支持 1080P、720P、 VGA、QVGA 视频图像输出。本实验OV5640 配置为 RGB565 输出,先将视频数据写入外部存储 器,再从外部存储器读取送到 VGA、LCD 等显示模块。 module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data ); parameter
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