【紫光同创盘古PGX-MINI-4K教程】——（盘古PGX-MINI-4K开发板/PGC4KD-6ILPG144第七章）​密码锁实验例程

最新推荐文章于 2025-05-30 14:27:46 发布
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分类专栏： 紫光同创FPGA开发板教程 文章标签： fpga开发
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适用于板卡型号：

紫光同创PGC4KD-6ILPG144开发平台（盘古PGX-MINI-4K）

仅需一根TypcC线，插上即用，轻松操作。兼容下载器的一体版，配套资料丰富， 快速掌握国产FPGA！

一：盘古PGX-MINI-4K开发板简介

盘古 PGX-MINI 4K 开发板是一套基于紫光同创 compa 系列 PGC4KD-6ILPG144 芯片为核心的开发套件，支持主自加载双启动功能，集成板载 jtag 调试接口， 预留两组 20PIN 扩展 IO、数码管、按键、led 灯等硬件资源，为用户提供基本的 开发环境。

 

 

二：实验目的

利用盘古盘古 PGX-MINI 4K 板卡上的按键，拨码开关以及数码管实现一种 简单的密码锁；

三：实验要求

利用拨码开关设置密码，使用按键输入开锁密码。当开锁密码与设定密码相 同时开锁成功，数码管显示 8888，密码错误时显示 7777。

SW3~SW0 设置 2 位数密码，每两位设置一位密码，S

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【紫光同创盘古PGX-Lite 7K教程】——（盘古PGX-Lite 7K开发板/PGC7KD-6IMBG256第一章）​控制 LED 灯实验例程
MYMINIEYE的博客
03-08 1467
PGX-Lite 7K 开发板是一套基于紫光同创 compa 系列 PGC7KD-6IMBG256 芯片为核心的开 发套件，支持主自加载双启动功能，集成板载 jtag 调试接口，支持 Type-C 转串口通信，同 时预留非常丰富的扩展 IO、数码管、按键、led 灯等硬件资源，在提供用户基础的硬件环境 基础上，满足用户更加灵活的需求。在 module 之前添加文件头，文件头中包含信息有：公司，作者，时间，设 计名，工程名，模块名，目标器件，EDA 工具(版本)，模块描述，版本描述（修改描述）等信息；
【紫光同创盘古PGX-Lite 7K教程】——（盘古PGX-Lite 7K开发板/PGC7KD-6IMBG256第四章）数码管动态显示实验例程
MYMINIEYE的博客
03-27 1271
当 LED_BIT1 为低电平时，A4 为高电平，对应位数码管 亮，当 LED_BIT2 为低电平时，A3 为高电平，对应位数码管亮，当 LED_BIT3 为低电平时，A2 为高电平，对应位数码管亮，当 LED_BIT4 为低电平时，A1 为高电平，对应位数码管亮。八个数码管显示不同的数字，按键 K0 控制右侧起第一个数码管，按一下 数字加 1，从 0 到 9，按键 K1 控制右侧起第二个数码管，按一下数字加 1， 从 0 到 9，按键 K2 控制右侧起第三个数码管、依次类推。
【紫光同创国产FPGA教程】——【PGL22G第六章】密码锁实验例程
MYMINIEYE的博客
08-24 491
盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，一板多用，满足多方位的开发需求。SW1~SW8 设置 4 位数密码，每两位设置一位密码，SW[2:1]设置第一位，SW[4:3]设置第二位，SW[6:5]设置第三位，SW[8:7]设置第四位。KEY4~KEY1 作为密码输入，按键按一下数字加 1，数字由数码管显示，数字在 0，1，2， 3 中循环。
【紫光同创盘古PGX-MINI-4K教程】——（盘古PGX-MINI-4K开发板/PGC4KD-6ILPG144第一章）控制 LED 灯实验例程
MYMINIEYE的博客
03-04 1417
外部输入时钟为 50MHz 时钟周期为 20n（s 在 verilog 设计中的计数器的计时 原理基本上是一致的，确认输入时钟周期，目标计时时间后可得到计数器的计数 值到达多少后可得到计时宽度）;在 module 之前添加文件头，文件头中包含信息有：公司，作者，时间，设 计名，工程名，模块名，目标器件，EDA 工具(版本)，模块描述，版本描述（修改描述）等信息；本实验输入时钟和复位即可，输出是 控制 LED 的亮灭，盘古 PGX-MINI 4K 板卡上共有 8 个 LED，故而输出 8bit 位宽的信号；
【紫光同创盘古PGX-MINI-4K教程】——（盘古PGX-MINI-4K开发板/PGC4KD-6ILPG144第三章）​键控彩灯实验例程
MYMINIEYE的博客
03-08 1055
机械式弹片按键，在按下或松开时会有机械抖动，导致在按下或松开时按键 的状态不稳定，在按键信号状态快速的变化时，使用按键作为输入信号，如果采 集了按键抖动时的状态，会导致工程运行出现不可控的变化，故而我们需要将这 段时间的抖动信号给滤除掉，故此实验称之为按键消抖；前后抖动时间约为 5～10ms，前后抖动共在 20ms，以最大 20ms 做设计，使 用计数到 N 归零的计数器来做时间刻度计时；统计按键按下次数，由于彩灯模式是 8 种，计数统计范 围是 0～7 循环，将计数结果传递给 LD 控制模块；
【紫光同创盘古PGX-MINI-4K教程】——（盘古PGX-MINI-4K开发板/PGC4KD-6ILPG144第八章）​数字钟实验例程
MYMINIEYE的博客
04-29 672
数码管显示模块相比前一个实验需要增加一个功能：当进入校准模式时数码 管的校准位需要进行闪烁，故而引入一个 1S 的周期信号，在 1S 时间内 0.5s 正 常点亮，0.5s 不点亮使得数码管闪烁；按轻触按键 KEY0，进入校准模式，第一次按下 KEY1，进入分钟低位计数 校准调节，之后再次按下 KEY0，校准位将会往左移动 1 位，直到校准位为时钟 计数高位时，按下 KEY0 将推出校准模式，进入正常计数模式；2、 计时校准功能：通过对应按键控制调整分钟计时与时钟计时，调整的过程中对应位需要闪烁；
【紫光同创盘古PGX-MINI-4K教程】——（盘古PGX-MINI-4K开发板/PGC4KD-6ILPG144第五章）​序列检测器实验例程
MYMINIEYE的博客
03-26 1461
盘古 PGX-MINI 4K 开发板是一套基于紫光同创 compa 系列 PGC4KD-6ILPG144 芯片为核心的开发套件，支持主自加载双启动功能，集成板载 jtag 调试接口， 预留两组 20PIN 扩展 IO、数码管、按键、led 灯等硬件资源，为用户提供基本的 开发环境。3、 K3 为序列检测开始和序列检测结束按键，初次按下 KEY3，开始检测， 此时 LED3 也会被点亮，显示当前状态，再按一下停止检测，LED3 熄灭；数码管显示的结果为 LED[1:0]在 SW[3:0]中出现的次数；
【紫光同创盘古PGX-Lite 7K教程】——（盘古PGX-Lite 7K开发板/PGC7KD-6IMBG256第七章）数字钟实验例程
MYMINIEYE的博客
04-24 971
数码管显示模块相比前一个实验需要增加一个功能：当进入校准模式时数码 管的校准位需要进行闪烁，故而引入一个 1S 的周期信号，在 1S 时间内 0.5s 正 常点亮，0.5s 不点亮使得数码管闪烁；按轻触按键 KEY0，进入校准模式，第一次按下 KEY1，进入分钟低位计数 校准调节，之后再次按下 KEY0，校准位将会往左移动 1 位，直到校准位为时钟 计数高位时，按下 KEY0 将推出校准模式，进入正常计数模式；2、计时校准功能：通过对应按键控制调整分钟计时与时钟计时，调整的过程中对应位需要闪烁；
【紫光同创盘古PGX-Lite 7K教程】——（盘古PGX-Lite 7K开发板/PGC7KD-6IMBG256第五章）序列检测器实验例程
MYMINIEYE的博客
04-10 987
PGX-Lite 7K 开发板是一套基于紫光同创 compa 系列 PGC7KD-6IMBG256 芯片为核心的开 发套件，支持主自加载双启动功能，集成板载 jtag 调试接口，支持 Type-C 转串口通信，同 时预留非常丰富的扩展 IO、数码管、按键、led 灯等硬件资源，在提供用户基础的硬件环境 基础上，满足用户更加灵活的需求。3、 K4 为序列检测开始和序列检测结束按键，初次按下 KEY4，开始检测， 此时 LED4 也会被点亮，显示当前状态，再按一下停止检测，LED4 熄灭；
【紫光同创盘古PGX-Lite 7K教程】——（盘古PGX-Lite 7K开发板/PGC7KD-6IMBG256第八章）串口收发实验例程
MYMINIEYE的博客
04-30 1166
PGX-Lite 7K 开发板是一套基于紫光同创 compa 系列 PGC7KD-6IMBG256 芯片为核心的开 发套件，支持主自加载双启动功能，集成板载 jtag 调试接口，支持 Type-C 转串口通信，同 时预留非常丰富的扩展 IO、数码管、按键、led 灯等硬件资源，在提供用户基础的硬件环境 基础上，满足用户更加灵活的需求。从原理上分析波特率的计算是一个计数器，发射和接收可复用，我们在设计 时为保持 TX，或 RX 的完整性，故将波特周期计数器集成在各自模块内部；
【紫光同创盘古PGX-MINI-4K教程】——（盘古PGX-MINI-4K开发板/PGC4KD-6ILPG144第四章）​数码管动态显示实验例程
MYMINIEYE的博客
03-21 1177
当 LED_BIT1 为低电平时，A4 为高电平，对应位数 码管亮，当 LED_BIT2 为低电平时，A3 为高电平，对应位数码管亮，当 LED_BIT3 为低电平时，A2 为高电平，对应位数码管亮，当 LED_BIT4 为低电平时，A1 为高电平，对应位数码管亮。将 12 脚配置高电平，其他位选脚配置（6，8，9）低 电平；如果数码管是共阴极， 给高电平 1，相应的火柴就会被点亮，反之如果是共阳极，相应的火柴就会被点 亮。段选：段选由 8 根 led 灯组成，分别为 a，b，c，d，e，f，g，dp；
《深入解析UART协议及其硬件实现》-- 第二篇：UART硬件架构设计与FPGA实现
GateWorld的博客
05-28 1417
本文详细介绍了UART硬件架构在FPGA上的实现方案，主要包括模块化设计、波特率生成、收发模块实现及验证方法。设计采用双时钟域（系统时钟和波特率时钟），通过过采样技术和状态机实现稳定通信。发送模块采用移位寄存器逐位输出，接收模块通过16倍过采样和多数表决提高抗噪性。文章还提出完整的验证策略，包括断言检查、回环测试和时序分析，确保设计可靠性。关键代码片段和状态机设计清晰展示了实现细节，为FPGA上的UART开发提供了实用参考。
TI dsp FSI (快速串行接口)
蒲公英的诗与远方
05-29 371
快速串行接口（FSI）模块是一种串行通信外设，能够在之间实现可靠的高速通信。在两个必须交换信息的情况下，电气隔离设备被使用。虽然隔离设备促进了信号通信，但它们也会在信号线上引入较大的延迟，并增加信号之间的时序差异。FSI 专门设计用于确保系统在涉及隔离障碍的通信场景中进行可靠的高速通信，同时不添加额外的组件。FSI 包括独立的发送器（FSITX）和接收器（FSIRX）核心。FSITX 和 FSIRX 核心可以独立配置和操作。
【芯片设计中的跨时钟域信号处理：攻克亚稳态的终极指南】
lu_pete的博客
05-26 1115
从手机SoC到航天级FPGA，不同功能模块运行在各自的时钟频率下，时钟域间的信号交互如同“语言不通”的对话，稍有不慎就会引发亚稳态、数据丢失等问题。当信号跨越时钟域时，若采样时刻恰好在信号跳变边沿附近，接收端的触发器可能进入亚稳态——既非0也非1的“量子态”。当信号从快时钟域传输到慢时钟域时，若信号脉宽小于慢时钟周期，可能完全被“忽略”。在追求性能与功耗平衡的时代，安全可靠的跨时钟域设计，正是芯片竞争力的隐形护城河。多个跨时钟域信号在接收端组合使用时，因各信号路径延迟不同，重组后的逻辑可能完全错误。
回头看，FPGA+RK3576方案的功耗性能优势
haoxingheng的专栏
05-28 1170
大家好，今天分享一个低功耗FPGA+RK3576的方案，个人认为该方案性能功耗比要远优于主流的Xilinx和Altera的高性能SoC方案，希望能给各位苦做功耗优化的小伙伴们带来帮助。
《深入解析UART协议及其硬件实现》-- 第三篇：UART ASIC实现优化与低功耗设计
GateWorld的博客
05-29 1204
本文探讨了UART ASIC实现中的优化与低功耗设计策略。通过对比ASIC与FPGA设计差异，重点关注标准单元库选型、门控时钟技术及后端物理设计优化。低功耗方面提出动态电压频率缩放（DVFS）、自动睡眠唤醒和电源门控等方法，功耗降低达75%。可靠性分析涵盖工艺角偏差补偿及老化效应应对，波特率误差控制在±1.2%。可测性设计（DFT）包括扫描链、JTAG边界扫描和BIST自检，故障覆盖率超95%。
RK3588和FPGA桥片之间IO电平信号概率性不能通信原因
dong6016的博客
05-30 415
这些问题在长走线或阻抗不匹配（如未加串阻）时常见，可能导致 RK3588 采样错误710。5.当 FPGA 输出信号变化边缘接近 RK3588 GPIO 采样时钟边缘时，可能违反建立/保持时间要求，导致亚稳态（Metastability）RK3588对IO进行配置的时候，如果配置为多功能复用，没有明确IO功能，可能引起信号接收不稳定，进行上拉，那么双上拉会造成上拉总电阻减小，从而导致分压后电压幅值偏高，会误判为高电平，硬件设计存在缺陷，连接器或者电路板设计不当，导致信号传输不稳定。需要检查电路板的设计和。
uart verilog 三段式状态机
m0_46644085的博客
05-24 664
【代码】uart verilog 三段式状态机。
基于VU37P的高性能采集板卡
最新发布
FPGA_ADDA的博客
05-30 684
基于VU37P的高性能采集板卡是一款最大可提供20路ADC接收通道的高性能采集板卡。每路A/D通道支持1GS/s的采样率，分辨率为14bit，模拟输入带宽可达500MHz，交流耦合，输入阻抗50欧姆。
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