FPGA project: uart_rs485

已于 2023-09-16 10:34:55 修改
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分类专栏： 野火征途pro 文章标签： fpga开发
于 2023-09-14 19:49:40 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Meng_long2022/article/details/132889357
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module ctrl(
    input       wire                sys_clk     ,
    input       wire                sys_rst_n   ,
    input       wire                key_w       ,
    input       wire                key_b       ,

    output      wire        [7:0]   po_data     , // 由于w_en 与b_en 使能信号是reg型，虽然po_data是时序逻辑，但是相对于按键按下信号，仍然要延后一个时钟周期。
    output      reg                 po_flag       // 所以po_data 应该用reg
);
    reg  w_en ;
    reg  b_en ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            w_en <= 1'b0 ;
        end else begin
            if(key_w == 1'b1) begin
                w_en <= ~w_en ;
            end else begin
                if(key_b == 1'b1) begin
                    w_en <= 1'b0 ;
                end else begin
                    w_en <= w_en ;
                end
            end
        end 
    end
    // b_en
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            b_en <= 1'b0 ;
        end else begin
            if(key_b == 1'b1) begin
                b_en <= ~b_en ;
            end else begin
                if(key_w == 1'b1) begin
                    b_en <= 1'b0 ;
                end else begin
                    b_en <= b_en ;
                end
            end
        end 
    end

    // [7:0]   po_data     ,
    assign po_data = {6'd0,w_en,b_en} ;
    //         po_flag   
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            po_flag <= 1'b0 ;
        end else begin
            po_flag <= key_b || key_w ;
        end
    end 
endmodule
`timescale 1ns/1ns
module test_ctrl();
    reg                   sys_clk     ;
    reg                   sys_rst_n   ;
    reg                   key_w       ;
    reg                   key_b       ;

    wire        [7:0]     po_data     ;
    wire                  po_flag     ;

ctrl ctrl_insert(
    .sys_clk            ( sys_clk   )   ,
    .sys_rst_n          ( sys_rst_n )   ,
    .key_w              ( key_w     )   ,
    .key_b              ( key_b     )   ,

    .po_data            ( po_data   )   ,
    .po_flag            ( po_flag   )     
);
    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        key_w     <= 1'b0 ;
        key_b     <= 1'b0 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 100  ) ;

        key_w     <= 1'b1 ;
        #( CYCLE )        ;
        key_w     <= 1'b0 ;
        #( CYCLE * 500)   ;

        key_b     <= 1'b1 ;
        #( CYCLE )        ;
        key_b     <= 1'b0 ;
        #( CYCLE * 500)   ;

        key_w     <= 1'b1 ;
        #( CYCLE )        ;
        key_w     <= 1'b0 ;
        #( CYCLE * 500)   ;

        key_b     <= 1'b1 ;
        #( CYCLE )        ;
        key_b     <= 1'b0 ;
        #( CYCLE * 500)   ;
        
        key_w     <= 1'b1 ;
        #( CYCLE )        ;
        key_w     <= 1'b0 ;
        #( CYCLE * 500)   ;

        key_w     <= 1'b1 ;
        #( CYCLE )        ;
        key_w     <= 1'b0 ;
        #( CYCLE * 500)   ;

        $stop             ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;


endmodule
module be_ctrl(
    input       wire                sys_clk     ,
    input       wire                sys_rst_n   ,
    // input       wire                key_w       , // 作为被控制板模块的ctrl 一些端口信号用不到的。
    // input       wire                key_b       ,
    input       wire        [7:0]   pi_data     , 
    input       wire                pi_flag     , 
    input       wire        [3:0]   led_w       , 
    input       wire        [3:0]   led_b       , 

    // output      wire        [7:0]   po_data     ,
    // output      wire                po_flag     
    output      reg         [3:0]   led_out       // 也可以用组合逻辑
);
    reg  w_en ;
    reg  b_en ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            w_en <= 1'b0 ;
        end else begin
            if(pi_data[1]) begin
                w_en <= ~w_en ;
            end else begin
                if(pi_data[0]) begin
                    w_en <= 1'b0 ;
                end else begin
                    w_en <= w_en ;
                end
            end
        end 
    end
    // b_en
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            b_en <= 1'b0 ;
        end else begin
            if(pi_data[0]) begin
                b_en <= ~b_en ;
            end else begin
                if(pi_data[1]) begin
                    b_en <= 1'b0 ;
                end else begin
                    b_en <= b_en ;
                end
            end
        end 
    end

    // [3:0]   led_out 
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            led_out <= 3'd0 ;
        end else begin
            if(w_en == 1'b1) begin
                led_out <= led_w;
            end else begin
                if(b_en == 1'b1) begin
                    led_out <= led_b;
                end else begin
                    led_out <= led_out ;
                end
            end 
        end
    end
endmodule

`timescale 1ns/1ns
module test_be_ctrl();
    reg                   sys_clk     ;
    reg                   sys_rst_n   ;
    reg         [7:0]     pi_data_w   ;
    reg                   pi_flag_w   ;

    wire        [3:0]     led_out     ;

    
    // 由例化的模块产生
    wire        [3:0]     led_w_w       ;
    wire        [3:0]     led_b_w       ;

water_led  
#(
    .MAX_CNT                ( 25'd25_0) // 00_000 
)water_led_insert
(
    .sys_clk                ( sys_clk    ) ,
    .sys_rst_n              ( sys_rst_n  ) ,

    .led                    ( led_w_w )
);
breath_led 
#(
    .CNT_1US            ( 5          )  ,
    .CNT_1K             ( 10         ) 
)breath_led_insert
(
    .sys_clk            ( sys_clk    )  ,
    .sys_rst_n          ( sys_rst_n  )  ,

    .led_out_1          ( led_b_w[0] )  ,
    .led_out_2          ( led_b_w[1] )  ,
    .led_out_3          ( led_b_w[2] )  ,
    .led_out_4          ( led_b_w[3] )   
);

be_ctrl be_ctrl_insert(
    .sys_clk            ( sys_clk   ) ,
    .sys_rst_n          ( sys_rst_n ) ,
    .pi_data            ( pi_data_w ) , 
    .pi_flag            ( pi_flag_w ) , 
    .led_w              ( led_w_w   ) , 
    .led_b              ( led_b_w   ) , 

    .led_out            ( led_out   )     
);
    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        pi_data_w <= 8'd0 ;
        pi_flag_w <= 1'b0 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ; // 复位释放。
        #( 50 * CYCLE)    ;
        pi_data_w <= 8'd1 ; // 呼吸灯控制按键按下
        pi_flag_w <= 1'b1 ;
        #( CYCLE )        ;
        pi_data_w <= 8'd0 ;
        pi_flag_w <= 1'b0 ;
        #( CYCLE * 500 )  ;

        pi_data_w <= 8'd1 ; // 呼吸灯控制按键按下
        pi_flag_w <= 1'b1 ;
        #( CYCLE )        ;
        pi_data_w <= 8'd0 ;
        pi_flag_w <= 1'b0 ;
        #( CYCLE * 500 )  ;

        pi_data_w <= 8'd2 ; // 流水灯控制按键按下
        pi_flag_w <= 1'b1 ;
        #( CYCLE )        ;
        pi_data_w <= 8'd0 ;
        pi_flag_w <= 1'b0 ;
        #( CYCLE * 500 )  ;
        
        pi_data_w <= 8'd1 ; // 呼吸灯控制按键按下
        pi_flag_w <= 1'b1 ;
        #( CYCLE )        ;
        pi_data_w <= 8'd0 ;
        pi_flag_w <= 1'b0 ;
        #( CYCLE * 500 )  ;
        $stop ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;


endmodule
流水灯模块与呼吸灯模块是之前工程里的。
module rs_485_tx (
    input       wire            sys_clk   ,
    input       wire            sys_rst_n ,
    input       wire   [7:0]    pi_data   ,
    input       wire            pi_flag   ,

    output      reg             tx        ,
    output      reg             re         
);

    // reg signal define
    reg             pi_flag_r   ;
    reg     [7:0]   pi_data_r   ;
    reg             work_en     ;
    reg     [12:00] baud_cnt    ;
    reg             bit_flag    ;
    reg     [ 3: 0] bit_cnt     ;
    // pi_flag_r     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            pi_flag_r <= 1'b0 ;
        end else begin
            if(pi_flag == 1'b1) begin
                pi_flag_r <= 1'b1 ;
            end else begin
                pi_flag_r <= 1'b0 ;
            end
        end
    end
    // [7:0] pi_data_r   ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            pi_data_r <= 1'b0 ;
        end else begin
            if(pi_flag == 1'b1) begin
                pi_data_r <= pi_data ;
            end else begin
                pi_data_r <= pi_data_r ;
            end
        end
    end
    //        work_en      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            work_en <= 1'b0 ;
        end else begin
            if(baud_cnt == 13'd5027 && bit_cnt == 4'd9) begin
                work_en <= 1'b0 ;
            end else begin
                if(pi_flag_r == 1'b1) begin
                    work_en <= 1'b1 ;
                end else begin
                    work_en <= work_en ;
                end
            end
        end
    end
    // [12:00] baud_cnt    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            baud_cnt <= 13'd0 ;
        end else begin
            if(work_en == 1'b1 && baud_cnt == 13'd5027 || work_en == 1'b0) begin
                baud_cnt <= 13'd0 ;
            end else begin
                if(work_en == 1'b1) begin
                    baud_cnt <= baud_cnt + 1'b1 ;
                end else begin
                    baud_cnt <= 13'd0 ;
                end
            end
        end
    end
    //         bit_flag    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            bit_flag <= 1'b0 ;
        end else begin
            if(baud_cnt == 13'd5026) begin // 野火上是等于 1 .
                bit_flag <= 1'b1 ;
            end else begin
                bit_flag <= 1'b0 ;
            end
        end
    end
    // [ 3: 0] bit_cnt     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            bit_cnt <= 4'd0 ;
        end else begin
            if(bit_flag == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
                bit_cnt <= 4'd0 ;
            end else begin
                if(bit_flag == 1'b1) begin
                    bit_cnt <= bit_cnt + 1'b1 ;
                end else begin
                    bit_cnt <= bit_cnt ;
                end
            end
        end
    end

    // output signal
    // tx
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            tx <= 1'b1 ;
        end else begin
            if(work_en == 1'b1 && bit_cnt == 4'd0) begin
                tx <= 1'b0 ;
            end else begin
                if(work_en == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
                    tx <= 1'b1 ;
                end else begin
                    tx <= pi_data_r[bit_cnt - 1'b1] ;
                end
            end
        end
    end
    // re
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            re <= 1'b0 ;
        end else begin
            re <= work_en ;
        end
    end
endmodule
`timescale 1ns/1ns
module test_rs_485_tx();
    reg             sys_clk   ;
    reg             sys_rst_n ;
    reg    [7:0]    pi_data   ;
    reg             pi_flag   ;

    wire            tx        ;
    wire            re        ;


rs_485_tx rs_485_tx_insert(
    .sys_clk        ( sys_clk   ) ,
    .sys_rst_n      ( sys_rst_n ) ,
    .pi_data        ( pi_data   ) ,
    .pi_flag        ( pi_flag   ) ,

    .tx             ( tx        ) ,
    .re             ( re        )  
);
    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        pi_data <= 8'd0 ;
        pi_flag <= 1'b0 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ; // 复位释放。
        #( 50 * CYCLE)    ;
        pi_data <= 8'd1 ; // 呼吸灯控制按键按下
        pi_flag <= 1'b1 ;
        #( CYCLE )        ;
        pi_data <= 8'd0 ;
        pi_flag <= 1'b0 ;
        #( CYCLE * 96100 )  ;

        pi_data <= 8'd1 ; // 呼吸灯控制按键按下
        pi_flag <= 1'b1 ;
        #( CYCLE )        ;
        pi_data <= 8'd0 ;
        pi_flag <= 1'b0 ;
        #( CYCLE * 96100 )  ;

        pi_data <= 8'd2 ; // 流水灯控制按键按下
        pi_flag <= 1'b1 ;
        #( CYCLE )        ;
        pi_data <= 8'd0 ;
        pi_flag <= 1'b0 ;
        #( CYCLE * 96100 )  ;
        
        pi_data <= 8'd1 ; // 呼吸灯控制按键按下
        pi_flag <= 1'b1 ;
        #( CYCLE )        ;
        pi_data <= 8'd0 ;
        pi_flag <= 1'b0 ;
         #( CYCLE * 96100 )  ;
        $stop ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;


endmodule

 

核桃_warrior
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专栏目录
FPGA学习笔记—UART，RS485串口通信（verilog）
weixin_56912944的博客
07-10 8388
串行接口简称串口，也称串行通信接口或串行通讯接口（通常指COM接口），是采用串行通信方式的扩展接口。串行接口（SerialInterface）是指数据一位一位地顺序传送。其特点是通信线路简单，只要一对传输线就可以实现双向通信（可以直接利用电话线作为传输线），从而大大降低了成本，特别适用于远距离通信，但传送速度较慢。......
广州创龙 Xilinx Artix-7系列FPGA RS485/PMOD
Tronlong_的博客
07-10 304
RS485 CON6为RS485串口，使用3位接线端子，硬件及引脚定义如下图： 图 29 图 30 PMOD 开发板引出2个PMOD接口(CON12、CON13)，硬件及引脚定义如下图： 图 31 图 32
FPGA串口之RS-485
qq_40087430的博客
06-25 1545
正点原子、RS-485、差分串口通信
野火FPGA跟练（四）——串口RS232、亚稳态、串口RS485
weixin_45926435的博客
06-09 1146
介绍FPGA-RS232中完整的原理和实现内容，包括RS232 RS485简介、接口、亚稳态的定义、RS232发送模块和接收模块的框图、功能描述、时序波形图、波形图分析、RTL代码、TESTBENCH代码
一种基于FPGA有限状态机思想的RS485 C底层驱动
li_qcxy的专栏
01-05 736
基于MODBUS RTU的有限状态机 支持标准MODBUS RTU及MODBUS RTU相关变种的有限状态机 #define EN_485TX()   GPIO_SetBits(GPIOA,GPIO_Pin_1) #define DIS_485TX()  GPIO_ResetBits(GPIOA,GPIO_Pin_1) void uart2_init(u32 bound){   //
rs485_uart_top_FPGArs485_fpga_rs485_Xilinx系列FPGA_XILINXFPGA_
10-04
RS485 源码适合FPGA学习，适用用xilinx系列FPGA
11_rs485_uart_top_uart_RS485verilog_rs485_rs485verilog_verilogrs
09-29
本项目"11_rs485_uart_top_uart_RS485verilog_rs485_rs485verilog_verilogrs"是用Verilog语言实现的RS485通信协议的UART驱动程序，主要涉及以下几个关键知识点： 1. **UART（通用异步接收发送器）**：UART是一种...
uart.rar_UART RS485 _rs485
09-24
在给定的"uart.rar"压缩包中，我们关注的是UART与RS485通信的实现，这涉及到UART的基础知识以及RS485接口的特点和应用。 UART是一种串行通信协议，它允许设备通过一对信号线（TXD和RXD）进行全双工通信，即同时进行...
UART_RS485_tx-rx-cortex--m0.rar_ARM Cortex-M0 _RS485 ARM
07-14
UART (通用异步收发传输器) 是一种广泛用于微控制器的串行通信接口，而RS485是一种工业标准的通信协议，尤其适合长距离和多设备通信。在这个项目中，我们关注的是如何在基于ARM Cortex-M0的微控制器上实现UART与...
RS-485图像数据并行传输协议的FPGA设计与实现.pdf
07-13
RS-485图像数据并行传输协议的FPGA设计与实现.pdf
verilog rs485
03-16
使用verilog开发的RS485，可以设置波特率等相关485协议参数，经实际测试可以使用
RS485 Verilog通信程序及开发资料
12-20
RS485 Verilog通信程序及开发资料
07_uart_test.zip_fpga_fpga uart_uart_verilog 串口
09-15
在这个特定的项目中，"07_uart_test.zip"是一个压缩包，其中包含了用于在FPGA上实现UART（通用异步收发传输器）通信的Verilog代码。UART是一种常见的串行通信接口，广泛应用于微处理器和其他设备之间进行低速数据...
FPGA学习笔记（六），RS485，频率计，DDS
2203_75345038的博客
06-06 455
注：文章内容为本人学习笔记，若有错误欢迎指正或补充。1，RS485串口常用的另一种接口RS485，它是双向半双工通信协议，信号采用差分传输方式。差分传输是一种数据传输模式，它有两个信号线，它们振幅相同相位相反，由两个信号的电位差决定输出的逻辑。与之相对的是单端信号，上期的RS232的信号传输就采用这种传输方式，它只有一个信号线，其逻辑值为与地之间的电位差。
rs485协议_基于FPGA的RS485通信接口实验手册
weixin_39652760的博客
12-08 2184
RS485介绍RS485是一个定义平衡数字多点系统中的驱动器和接收器的电气特性的标准，该标准由电信行业协会和电子工业联盟定义。使用该标准的数字通信网络能在远距离条件下以及电子噪声大的环境下有效传输信号。RS-485使得廉价本地网络以及多支路通信链路的配置成为可能。RS485有两线制和四线制两种接线，四线制只能实现点对点的通信方式，现很少采用，现在多采用的是两线制接线方式，这种接线方式为总...
ZYNQ&FPGA RS485通信实验（未完成）
m0_58413328的博客
11-07 600
RS485：一个定义平衡数字多点系统中的驱动器和接收器的电气特性的标准，该标准由电信行业协会和电子工业联盟定义。使用该标准的数字通信网络能在远距离条件下以及电子噪声大的环境下有效传输信号。RS-485使得连接本地网络以及多支路通信链路的配置成为可能。 SP3485电压转换芯片： 左侧：FPGA RO(receive out接收输出端):TX DI(driver input接收端):RX RE非...
[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-26 RS485串口程序收发环路设计
米联客(milianke)
07-23 1135
本文主要介绍了使用IP模块和FIFO实现RS485单工通信测试的设计方案，重点讨论了RS485芯片在单工通信方式下的信号控制逻辑设计。RS485驱动芯片SP3485是一款3.3V低功耗半双工收发器，符合RS-485和RS-422串行协议的规范，能够在负载下达到最高10Mbps的通信速度。该设计通过IP模块管理RS485的收发信号，利用FIFO缓冲区实现数据的稳定传输和接收，从而确保通信的可靠性和效率。
FPGA开发——数码管的使用
最新发布
weixin_63553972的博客
07-30 535
市场上我们常见的数码管有共阴极啊和共阳极两种信号，其外观上没有什么区别，都是通过原理图进行判断和区分，两种数码挂对应的驱动方式也不一样。在对数码管进行相关控制时，其实就是对于8段发光二极管和一个位选信号进行控制，也就是我们熟悉的段选和位选。在最下面的三极管我们可以看到只有当SELx_T为低电平时三极管才会接通，所以这里通过判断是共阳极，通过低电平触发。在我们的日常开发中，数字显示的领域中用得最多的就是数码管，这篇文章也是围绕数码管的静态显示和动态显示进行一个讲解。2、共阴极和共阳极的判断。
FPGA开发——D触发器的设计
weixin_63553972的博客
07-24 1253
在FPGA开发中完成对于D触发器的实现。
Error (10821): HDL error at my_uart_tx_3.v(78): can't infer register for "bps_start_r" because its behavior does not match any supported register model Info (10041): Inferred latch for "bps_start_r" at my_uart_tx_3.v(38) Error (10822): HDL error at my_uart_tx_3.v(49): couldn't implement registers for assignments on this clock edge Error (12152): Can't elaborate user hierarchy "uart_top_3:Uuart_top|my_uart_tx_3:my_uart_tx"
05-24
最后，这个错误提示指出 Vivado 无法正确实例化你的代码中定义的 "uart_top_3:Uuart_top|my_uart_tx_3:my_uart_tx" 实例。 你需要检查你的代码，以确保变量和信号都按照正确的方式进行初始化和操作。你还需要检查...
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