uvm中sequence和virtual sequence中objection的控制

sequence中的objection的控制策略

在整颗UVM树中,树的结点很多,理论来说在任何组件中都可以控制objection。一般在sequence和virtual sequence中,也有在scoreboard和test中。
一般来说,在一个实际的验证平台中,通常会有以下两种objection的控制策略:
第一种:
在scoreboard中进行控制,但要注意当收集到指定数量的数据后,利用fork…join_any跳出循环。
第二种:
在sequence中提起sequencer的objection,当sequence完成后,再撤销此objection。

class case0_sequence extends uvm_sequence #(my_transaction);
   my_transaction m_trans;
   function  new(string name= "case0_sequence");
      super.new(name);
   endfunction 
   virtual task body();
      if(starting_phase != null)                 //
         starting_phase.raise_objection(this);   //置起objection
      repeat (10) begin
         `uvm_do(m_trans)
      end
      #100;
      if(starting_phase != null)                 //
         starting_phase.drop_objection(this);    //撤销objection
   endtask
   `uvm_object_utils(case0_sequence)
endclass

以上两种方式在验证平台中都有应用。其中第二种用的最多,这也是UVM提倡的方式。UVM的设计哲学就是全部由sequence来控制激励的生成,因此一般情况下只在sequence中控制objection。

virtual sequence中objection的控制策略

一般来说,有三个地方可以控制objection。一是普通的sequence,二是中间层的virtual sequence,三是最顶层的virtual sequence。
一般只在最顶层的virtual sequence中控制objection。因为virtual sequence是起统一调度作用的,这种统一调度不只体现在transactio上,也应该体现在objection上。同时在仿真时,经常会出现仿真没有按照预期的结束,这样就不需要层层的查找,从而提高debug的效率。

class case0_sequence extends uvm_sequence #(my_transaction);  //virtual sequence
   my_transaction m_trans;
   function  new(string name= "case0_sequence");
      super.new(name);
   endfunction 
   virtual task body();
      crc_seq cseq;
      long_seq lseq;
      if(starting_phase != null) 
         starting_phase.raise_objection(this);   //raise objection
      repeat (10) begin
         `uvm_do(cseq)
         `uvm_do(lseq)
      end
      #100;
      if(starting_phase != null) 
         starting_phase.drop_objection(this);  //drop objection
   endtask
   `uvm_object_utils(case0_sequence)
endclass
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uvmsequence的启动有两种方式:default_sequence启动方式和非default_sequence启动方式。 1. default_sequence启动方式:这种方式是最常用的启动sequence的方法,它会隐式地调用start函数来启动sequence。在sequencer的main_phase,可以使用以下代码启动sequence: ```verilog task my_sequencer::main_phase(phase); seq.starting_phase = phase; seq.start(this); endtask ``` 在sequencebody函数,可以使用以下代码控制仿真时间并启动sequence: ```verilog task my_sequence::body(); if(starting_phase != null) starting_phase.raise_objection(this); // 执行sequence的内容 if(starting_phase != null) starting_phase.drop_objection(this); endtask ``` 2. 非default_sequence启动方式:在不使用default_sequence启动方式时,可以通过uvm_config_db来配置并启动sequence。以下是一个示例代码: ```verilog uvm_config_db#(uvm_object_wrapper)::set(this,"env.i_agt.sqr.main_phase","default_sequence",my_sequence::type_id::get()); ``` 上述代码将my_sequence作为default_sequence配置到env.i_agt.sqr.main_phase,并在main_phase启动该sequence。 总结起来,uvm sequence的启动方式可以通过default_sequence启动方式或者非default_sequence启动方式来实现。在具体的代码,可以根据需要调用start函数或者使用uvm_config_db来配置并启动sequence。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [UVM启动sequence方法总结](https://blog.csdn.net/weixin_44969124/article/details/108249095)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] - *2* *3* [【UVMsequence 的启动方式](https://blog.csdn.net/Holden_Liu/article/details/102757625)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]
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