【设计基础】CDC跨时钟域问题，个人理解总结（下）（数据丢失、多路扇出、异步复位解决方案）

最新推荐文章于 2024-11-12 11:14:26 发布
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书接上回：【Verilog基础】CDC跨时钟域问题，个人理解总结（上）（亚稳态、数据收敛解决方案）

3.3.CDC问题3——数据丢失（延长信号）

在这里插入图片描述

如图所示，当信号A由时钟域clk_a向时钟域clk_b传输的时候，由于信号持续的时间太短，导致信号无法被触发器F2所采样到，最终将会出现数据丢失的情况，那么对于触发器F2来讲，这个信号就是一个毛刺，它不会被捕获到，由于输入端信号不能保持足够的时间使得接收端不能采样到数据而导致数据丢失。

在这里插入图片描述

图示为一种延长高电平信号的方法，通过延长输入信

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