Quartus II 13.1和Modelsim的安装和第一次使用(D触发的编译)

一、QuartusII 13.1以及Modelsim的安装

网上资源很多，想要正版软件建议去官网购买，我使用得是30天体验版。
安装教程请参考：
Quartus II 13.1的安装及使用。
Modesim的安装以及仿真。
强烈建议自己动手做一遍，熟悉一下操作步骤。

二、D触发的实现

2.1 准备工作

2.1.1 D触发

2.1.1.1基本概念： D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
2.1.1.2 D触发结构

右图就是一个D触发器，图中可以发现D触发器有四个管脚，分别是输入信号S，输出信号Q，时钟信号CP以及复位信号R。
其功能是当R为低电平（0），Q处于低电平状态；当R为高电平（1），通过观察CP状态，当CLK信号由0变1（上升沿）的时候，若S为低电平，Q就为低电平，若S为高电平，Q就为高电平。
2.1.1.3 D触发器的波形图

2.2 项目创建

2.2.1 生成原理图

2.2.1.1 创建工程

选择Block Diagram/Schematic File选项，添加控件
成品图

生成实物图的时候要先运行一遍


添加新文件

设置CP的值，D的输入值，运行得到Q值。

三、Quartus-II调用D触发器及时序仿真

3.1 工程创建

步骤同上。

3.2 创建原理图

方法同上

3.3 创建波形文件

时序仿真图

四、Quartus-II用Verilog语言实现D触发器

4.1 项目创建

同上。

4.2 进入正题

创建Verilog文件

源码：

//dwave是文件名
module Ver(d,cp,q);
    input d;
    input cp;
    output q;

    reg q;

    always @ (posedge cp)//我们用正的时钟沿做它的敏感信号
    begin
        q <= d;//上升沿有效的时候，把d捕获到q
    end
endmodule

具体步骤同上这里暂不做演示。

4.3 利用Verilog语言编写测试代码实现时序仿真

源码：

//测试代码
`timescale 1ns / 1ns

module dwave_tb;
    reg clk,d;
    wire q;

    dwave u1(.d(d),.clk(clk),.q(q));

    initial
    begin
        clk = 1;
        d <= 0;
        forever
        begin
            #60 d <= 1;//人为生成毛刺 
            #22 d <= 0;
            #2  d <= 1;
            #2  d <= 0;
            #16 d <= 0;//维持16ns的低电平，然后让它做周期性的循环
        end
    end

    always #20 clk <= ~clk;//半周期为20ns,全周期为40ns的一个信号
endmodule

详情步骤请参考:
Modelsim SE版本的安装及使用方法
仿真演示：
还在做。

五、资料引用

Quartus-II13.1三种方式实现D触发器及时序仿真