Shift4、Rotate100、Shift18_HDLbits(移位)

简单的移位操作

module top_module(
    input clk,
    input areset,  // async active-high reset to zero
    input load,
    input ena,
    input [3:0] data,
    output reg [3:0] q); 
    
    
    always @(posedge clk or posedge areset) //异步置零
        begin
            if(areset) q <= 0;
          	else 
                begin
           		 if(load) begin q <=data;  end //load为1时载入数据，优先级高于ena
           		 else if(ena) begin q<=q>>1; end //右移一步
                end
        end
endmodule

首尾相接的左右旋转

module top_module(
    input clk,
    input load,
    input [1:0] ena,
    input [99:0] data,
    output reg [99:0] q); 
    reg  q0,q99; //用两个寄存器存首尾的数据
    always @(posedge clk)
        begin 
            if(load) q<=data; 
            else if(ena==2'b01) begin q0 =q[0];  q<=q>>1; q[99]<=q0; end 
            //易错：q0、q99都要使用阻塞赋值，再移位操作前进行值的传递。
            
            else if(ena==2'b10) begin  q99 =q[99]; q<=q<<1; q[0]<=q99; end 
        end 
endmodule

 算术移位

module top_module(
    input clk,
    input load,
    input ena,
    input [1:0] amount,
    input [63:0] data,
    output reg [63:0] q); 
    reg q63;
    always @(posedge clk)
        begin 
            if (load) 
                begin 
                    q<=data;  end
            else if(ena) 
                begin 
                    if(amount==2'b00)begin q<=q<<1;     end
                    if(amount==2'b01)begin q<=q<<8;     end
                    if(amount==2'b10)begin q<={ {q[63]},q[63:1]} ;    end
                    if(amount==2'b11)begin q<={{8{q[63]}},q[63:8]} ; end
                end
        end

endmodule