FPGA低速接口SPI,verilog实现

 SPI

SPI简介

项目中时钟10M

SPI 通信有 4 种不同的模式，不同的从设备在出厂时被厂家配置为其中一种模式，模式是不允许用户修改的。 主设备和从设备必须在同一模式下进行通信， 否则数据会接收错误。 SPI 的通信模式是由CPOL（时钟极性）和 CPHA（时钟相位）来决定的，四种通信模式如下：

1. 模式 0： CPOL = 0， CPHA = 0；
2. 模式 1： CPOL = 0， CPHA = 1；
3. 模式 2： CPOL = 1， CPHA = 0；
4. 模式 3： CPOL = 1， CPHA = 1。

CPOL 控制着 SPI_CLK 的时钟极性，时钟极性变化如下图所示：

由上图可知， 当 CPOL = 1 时， SPI_CLK 在空闲时为高电平， 发起通信后的第一个时钟沿为下降沿；CPOL = 0 时， SPI 时钟信号 SPI_CLK 空闲时为低电平，发起通信后的第一个时钟沿为上升沿。

由上图可知， 当 CPHA=1 时， 时钟的第一个变化沿（ 上升沿或者下降沿） 数据开始改变，那么也就意味着时钟的第 2 个变化沿（与第一个变化沿相反） 锁存数据； 当 CPHA=0 时， 数据在时钟的第一个变化沿之前就已经改变， 并且保持稳定， 也就意味着在时钟的第一个变化沿锁存数据。

SPI_MASTER

主机向从机写数据，从机在sck上升沿采集数据，主机在sck下降沿变化数据，下图为从机接收数据时序图

IDLE→WAIT→SEND_ADDR(W/R)→SEND_DATA

                                                           →READ_DATA

SPI_SLAVE

主机向从机写读数据命令，从机向主机发送数据，下图为从机时序图