verilog小细节

最新推荐文章于 2024-05-28 20:21:31 发布
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本文链接：https://blog.csdn.net/ONEFPGA/article/details/125236308
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关于dc读文件方法

在dc上读取rtl的方式，不要用read_file(多文件的时候)或者read_verilog(单文件的时候)。

统一用analyze 然后 elaborate的方法。

原因：就目前见过的问题，read_file有可能会出现一些变量依赖找不到的问题， read_verilog可能会出现部分sub module没有例化的问题。出现这些问题后，换成analyze再elaborate都可以避免。

用generate/endgenerate来快速复制电路块 

关于二维变量情况

二维的变量只能设深度上某一行内容，比如图中的深度128，宽度4bit的wire或者reg。

要刷一批位置的内存，就只能用genvar变量与for循环，不能直接用二维的方法取直接设某一个线或reg的值。

关于拆分bit再运算

要注意拆分后bit位的写法左右大

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