verilog always敏感列表

always@( )敏感列表

如果用时钟触发，posedge clk , negedge clk之类的使用非阻塞赋值产生锁存器 a<=b

如果使用电平触发阻塞赋值，同时其中的if语句必须写else（通常不写默认else情况下不变化）防止生成锁存器

initial begin 
  #10 rstn <= 0;
  repeat(10) @(posedge clk);
  rstn <= 1;
end

左图最好用=赋值